集成电路设计
如何把系统需求变成可制造的芯片版图？
IC Design
覆盖规格、架构、RTL、验证、综合、布局布线与签核的设计主线。
30 个知识点 · 5 个分支
从这里开始
先理解 Fabless 模式与 RTL，再看综合与物理设计。
- 1. 芯片规格
- 2. 芯片架构
- 3. 数字逻辑
- 4. RTL
- 5. 逻辑综合
- 6. 布局布线
- 7. Tape-out
- 8. 电流镜
全部知识点
集成电路设计
30 个知识点系统与架构
数字设计
验证与可测性
EDA 流程
- 逻辑综合把经过展开的可综合RTL，在工艺库和设计约束下优化并映射为门级网表。基础
- 布局布线把门级网表、宏单元和约束转换为合法放置、可布互连及可签核版图的物理实现流程。基础
- Tape-out把冻结并签核的版图数据库及配套交付清单移交代工厂，进入掩模数据准备和晶圆制造。基础
- 静态时序分析在时序图上穷举受约束路径的最早与最晚到达时间，检查建立、保持及接口时序。进阶
- 时钟树综合从时钟源到寄存器时钟端构建受控延迟、偏斜、转换时间和功耗的物理分布网络。进阶
- DRC用目标工艺的规则集检查版图几何、层间关系和局部制造约束是否落在允许窗口内。进阶
- LVS从版图识别器件与网络，并与参考原理图或设计网表比较拓扑、端口、器件类型和关键参数。进阶
模拟/混合信号
- 电流镜用参考支路把电流转换为栅源电压，再由匹配的输出器件把该偏置转换回电流；尺寸比决定理想比例，输出余度、沟道长度调制和失配决定实际误差。基础
- 共源放大器把输入栅压的微小变化经跨导转换为漏电流，再由漏端负载转换为反相输出电压；增益来自gm与输出电阻的乘积，代价是偏置、摆幅、带宽与线性的相互制约。基础
- 比较器比较器判断两个模拟输入的大小并输出离散状态；速度、输入失调、噪声、迟滞、回踢和亚稳态共同决定微小差值能否在规定时间内被可靠判决。进阶
- 采样保持采样保持电路在获取期让电容跟踪输入，在保持期隔离输入并保存某一时刻的电荷；建立、热噪声、开关非线性、注入、馈通、漏电与孔径不确定性共同决定保存值是否可信。进阶
- 差分对两只匹配晶体管共享尾电流，把输入差值转换为两支路相反变化的电流；对共模信号的抑制来自对称与高阻尾源，而不是“差分”名称本身。进阶
- 电路噪声噪声是器件与电路中无法逐次预测的随机波动，必须用统计量、功率谱密度和传递函数描述，再在规定带宽内积分为可与信号、失调和量化误差比较的均方根值。进阶
- 负反馈把输出的一部分与输入作相减形成误差，并用前向增益纠正输出；环路增益决定闭环精度和灵敏度，频率相关相位决定它会稳定还是振荡。进阶
- 模数转换器ADC在规定采样时刻把连续幅值映射为有限数字码；分辨率只给出理想码阶数量，真实精度还由采样、量化、噪声、失真、参考、时钟和架构共同决定。进阶
- 频率响应用传递函数随频率变化的幅值和相位描述电路动态，把器件电容、节点电阻与反馈路径归结为极点、零点、带宽、延迟和稳定性边界。进阶
- 数模转换器DAC按数字码选择参考的加权份额并生成模拟电压或电流；理想码阶由位数给出，真实输出由架构、匹配、开关时序、参考、负载、建立和动态毛刺共同决定。进阶
- 运算放大器以差分输入检测误差、用高开环增益驱动输出，并在负反馈下实现受控传递；真正可用性由增益、频率稳定性、输入输出范围、噪声、失调、压摆和负载共同决定。进阶
- 带隙基准带隙基准把双极结VBE的负温度系数与两结VBE差的正温度系数按比例相加，生成对一阶温度变化较不敏感的电压或电流参考。专深
- 低噪声放大器LNA位于接收链前端，用足够增益抬高微弱射频信号，同时尽量少地恶化信噪比，并在匹配、线性、稳定、带宽、功耗与大阻塞信号之间折中。专深
- 开关电容电路开关电容电路按非重叠时钟相位在电容之间搬运电荷，用电容比和每周期电荷守恒实现增益、积分、滤波与共模控制。专深
- 射频功率放大器RF PA把直流电源能量转换为天线或负载中的射频功率；输出功率、线性、效率、带宽、热、匹配与可靠性必须围绕调制波形共同收敛。专深
- 射频混频器混频器用本地振荡信号周期性调制或切换射频信号，把频谱搬移到和频、差频及其他混频产物位置，而不是把两个输入简单相加。专深
- 锁相环PLL比较参考相位与分频反馈相位，经PFD、电荷泵和环路滤波调节VCO，使输出频率与相位按规定比例跟随参考。专深
- 振荡器振荡器从直流电源持续补偿谐振或延迟网络的损耗，在没有周期输入的条件下建立周期信号；起振、振幅、频率与谱纯度由线性环路和非线性共同决定。专深
这个领域的学习路线
一颗芯片如何被设计31 站入门 – 专深入门–专深
全部学习路线 →需求 → 架构 → 逻辑 → RTL → 验证 → 综合 → 布局布线 → 签核 → 流片
从硅到芯片30 站入门 – 进阶入门–进阶材料与器件 → 设计 → 制造 → 封测 → 产业角色 → 产品
高速链路时钟闭环：从 CDR 到 SSC13 站基础 – 专深基础–专深数据跃迁 → 频率捕获 → 相位锁定 → 抖动容限/传递/生成 → Refclk与SSC拓扑
高速信号完整性：从阻抗到眼图18 站进阶 – 专深进阶–专深分布通道 → 反射定位 → 校准去嵌 → 眼图 → 抖动与BER边界
功率开关器件：从硅 MOS 到宽禁带16 站入门 – 专深入门–专深MOS沟道 → 垂直漂移区 → RDS(on)/Qg → IGBT电导调制 → SiC/GaN → 驱动、热与可靠性
功率器件工程闭环：驱动、动态测试与结温14 站基础 – 专深基础–专深器件电荷 → 栅极驱动 → 双脉冲 → 开关能量 → Rth/Zth → 任务结温与可靠性