锁相环
Phase-Locked Loop（PLL）也称 锁相回路、频率合成器、时钟倍频器、phase locked loop、frequency synthesizer
PLL比较参考相位与分频反馈相位，经PFD、电荷泵和环路滤波调节VCO，使输出频率与相位按规定比例跟随参考。
速览
约 1 分钟PLL是一条以相位为误差量的负反馈环：PFD判断参考与反馈谁领先，电荷泵把判断变成电流脉冲，滤波器形成控制电压，VCO据此改变频率，分频器再把输出送回比较。锁定后平均频率满足分频关系，但瞬时相位仍含噪声、纹波和杂散。
系统理解
约 3 分钟PLL的状态量是相位。VCO把控制电压变成角频率，频率对时间积分才得到相位，因此小信号模型包含KVCO/s；反馈分频器把输出相位除以N，PFD和电荷泵把参考与反馈的相位/频率先后关系转换为平均电流。环路滤波器把脉冲电流转换为平滑控制量，并用零点和高频极点塑造稳定性、纹波和噪声。
PFD不仅在小相差下比较相位，也能在失锁时根据边沿先后持续给出UP或DOWN脉冲以纠正频率。接近锁定时，电荷泵平均电流近似与相位差成正比；远离锁定或发生饱和时不能继续使用同一线性模型。所谓锁定并不表示相位误差、控制纹波和输出抖动为零，而是平均频率关系稳定且相位误差受限。
环路型别由开环原点极点数量决定，环路阶数由闭环特征多项式阶数决定，二者不可混用。电荷泵PLL的被动滤波器通常引入零点以增加相位裕量，并可能加高频极点抑制参考纹波。扩大带宽可加快部分锁定过程并更强地跟踪参考，却让更多参考、PFD/CP和分频器噪声通过；缩小带宽更能抑制这些低通通道，却把更多VCO本底相噪留在输出。
理想整数N合成在锁定时满足fout=N·fPFD，若参考先除以R，则fPFD=fref/R。分数N用时变分频平均得到非整数倍率，但量化噪声和周期序列会带来额外杂散与噪声整形问题。电荷泵失配、泄漏、PFD死区、有限脉宽、参考馈通、VCO非线性、供电耦合和分频器活动会形成静态相位偏置与参考杂散。最终验证必须联合环路稳定、锁定时间、频率范围、PVT、参考杂散、相位噪声、积分抖动和失锁恢复。
承接振荡器、负反馈、频率响应、比较器/PFD、开关电容与噪声，向上连接时钟倍频、频率综合、SerDes/CDR、ADC采样和时钟树。
公式提示
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 参考、PFD与输出频率 | Hz | 与R、N共同定义合成倍率和更新尺度 |
| 环路带宽、相位裕量与锁定时间 | Hz / ° / s | 共同描述稳定、跟踪、噪声与瞬态折中 |
| 电荷泵电流与滤波器参数 | A / Ω / F | 参与设定环路增益、零极点、纹波和杂散 |
| KVCO、VCO范围与控制电压 | rad/s/V / Hz / V | 决定可锁频段与环路增益变化 |
| 相位噪声、积分抖动与参考杂散 | dBc/Hz / s rms / dBc | 描述输出谱纯度和时域稳定性 |
常见误区
- 认为锁定等于瞬时相位误差和输出抖动完全为零
- 把环路阶数与环路型别当成同一概念
- 认为环路带宽越宽就同时拥有更低全部噪声和更快锁定
- 认为fout=Nfref无需考虑参考分频R、PFD频率和VCO范围
- 认为分数N只改变平均分频比而不会引入量化噪声和杂散
工程深入
16 条结论 · 1 道例题相位反馈主链
环路动态与稳定
频率合成
分频比可核对目标合成频率
整数N计算先由R得到PFD频率，再乘反馈分频比N，能发现把fref直接乘N而漏掉参考分频的错误。23
fout=(N/R)fref
- fout
- 输出频率，单位 Hz
成立条件 教学例忽略环路误差和杂散；必须另查VCO、PFD和分频器范围
例题：动手算一次教学假设，可复算
参考20 MHz先经R=2分频，反馈分频比N=240，理想锁定输出频率是多少？
已知
- fref=20 MHz
- R=2
- N=240
步骤
- fPFD=20 MHz/2=10 MHz，先求PFD比较频率
- fout=240×10 MHz=2.4 GHz，锁定时反馈分频后的频率等于fPFD
该关系检查整数N频率计划和分频设置。
不能外推到 不包含VCO调谐余量、环路稳定、锁定时间、参考杂散、分频延迟、PVT和相位噪声。
非理想与谱纯度
系统连接与验证
出处
3 份资料 · 4 处引用- 1
- 2
MT-086: Fundamentals of Phase Locked Loops (PLLs)
- MT-086，pp.1–10 支持：PLL以相位差为闭环误差信号；PFD在失锁时也能提供频率纠正方向；锁定过程并非始终由线性小信号响应决定；整数N锁定关系由参考与反馈分频共同决定；分频比可核对目标合成频率；电荷泵失配和泄漏形成静态相位偏置；PFD死区会把小相差变成非线性盲区
- 3
Basic Linear Design, Chapter 4: RF/IF Circuits
- 第 4 章，PLL部分 支持：PFD、CP、滤波器、VCO和分频器组成反馈环；VCO从控制电压到相位包含积分器；环路型别和环路阶数是不同属性；环路滤波器用零极点塑造阻尼和纹波；整数N锁定关系由参考与反馈分频共同决定；分频比可核对目标合成频率；分数N用平均分频换取更细频率步进；参考杂散与随机相噪必须分开评价；PLL输出质量会直接进入采样与时钟系统；PLL签核必须联合线性环路与非线性锁定仿真
- 第 4 章，VCO与PLL部分 支持：更宽带宽不会同时降低所有噪声