跳到正文
半导体开放世界

模数转换器

Analog-to-Digital Converter（ADC）也称 模-数转换器、A/D转换器、数据转换器、analog-to-digital converter、ADC

ADC在规定采样时刻把连续幅值映射为有限数字码；分辨率只给出理想码阶数量，真实精度还由采样、量化、噪声、失真、参考、时钟和架构共同决定。

进阶出处 6 份资料
报告问题

速览

约 1 分钟

N位ADC有2^N个理想输出码，满量程除以码数得到1 LSB。但位数不等于有效精度：采样混叠、量化误差、比较器失调、参考噪声、非线性、时钟抖动和输入建立都会损失性能。Flash以大量比较器换速度，SAR用逐次二分换面积和能效。

系统理解

约 3 分钟

模数转换首先在时间上采样，再在幅值上量化，最后编码为数字字。采样保持需要在获取期把输入充到允许误差，在保持期提供近似不变电平；量化把连续输入分配到有限码区间。理想N位均匀ADC的码宽q约为满量程/2^N，舍入量化误差位于±q/2，但把它当作白噪声需要输入活动和非相关等条件。

理想满量程正弦的量化SNR约为6.02N+1.76 dB，这不是任何N位ADC的保证值。实际SNR加入热噪声和时钟影响，THD描述谐波，SINAD同时计入噪声与失真，ENOB由SINAD折算；DNL检查各码宽相对1 LSB的偏差，INL检查实际传输曲线相对选定理想直线的偏离。所有动态指标必须绑定输入幅度、频率、采样率、FFT长度和窗函数。

Flash ADC用2^N-1个阈值比较器同时判决，速度高但功耗、面积、输入电容和失配随位数指数增长。SAR ADC由采样网络、比较器、DAC和逐次逼近寄存器组成，每一步从MSB到LSB试探并保留或清除一位，约N次比较完成N位转换；其前端必须在获取时间内建立，参考源还要承受开关电容瞬态电流。

ADC不是孤立模块。抗混叠滤波决定带外信号是否折叠，驱动器与源阻抗决定采样建立，参考与电源决定码宽稳定性，时钟抖动在高输入频率下转化为幅度误差，数字输出活动还会反向耦合模拟前端。验证需同时覆盖直流码密度、静态线性、动态FFT、缺码、延迟、功耗、PVT和版图后寄生。

汇合采样开关、比较器、噪声、参考、时钟与数字逻辑，向上连接传感接口、通信接收机、MCU和数据采集系统。

公式提示

理想均匀ADC码宽q=VFS/2^N；满量程正弦且量化误差近似均匀不相关时SNRideal≈6.02N+1.76 dB；ENOB=(SINAD−1.76)/6.02。

关键参数

关键参数
参数单位含义
标称位数、LSB与满量程bit / V定义理想码数与量化步长，不直接等同于准确度
采样率与输入带宽S/s / Hz共同限定可获取信号与抗混叠要求
DNL、INL与缺码LSB描述静态码宽和整体传输曲线误差
SNR、SINAD、THD、SFDR与ENOBdB / bit从不同口径量化动态噪声、失真和杂散
功耗、延迟、参考建立与时钟抖动—决定架构在真实系统中的速度和精度边界

常见误区

  • 认为N位分辨率就等于N位有效精度
  • 认为量化误差在任何输入下都必然是白噪声
  • 认为满足奈奎斯特采样率就无需抗混叠滤波和输入带宽约束
  • 认为Flash和SAR只有速度差异，没有面积、功耗、延迟和驱动代价
  • 认为数据手册中的SNR、SINAD、ENOB和SFDR可以互换

工程深入

16 条结论 · 1 道例题

采样、量化与编码

定义

ADC依次完成时间采样、幅值量化和数字编码

采样选定输入的时间点，量化把该幅值归入有限区间，编码再把区间编号表示为数字字；三步具有不同误差来源，不能统称为位数不足。12

成立条件 实际架构可在电路上交叠执行；输入范围和码制必须明确

机制

采样保持在获取期充电、转换期冻结输入

开关闭合时采样电容通过源阻抗和开关导通电阻跟踪输入，开关断开后在转换期间保持电荷；有限获取时间、注入、漏电和介质吸收都会形成误差。13

成立条件 必须按最坏源阻抗和满幅阶跃检查建立；保持值仍会受漏电与比较器回踢扰动

边界

奈奎斯特条件不等于无需抗混叠滤波

采样会把相隔整数倍采样频率的模拟频率映射到同一离散频率；即使目标信号低于fs/2，带外噪声和干扰仍会折叠入带内，因此前端必须限制输入频谱。12

成立条件 经典条件针对带限信号与理想采样；采样孔径和模拟输入带宽还会限制高频信号

公式

理想均匀N位ADC把满量程分成2^N个码区间

若满量程输入跨度为VFS，理想码宽或1 LSB约为VFS/2^N；端点定义、双极码制和满量程最后一个转换点会影响具体数据手册口径。124

q=1 LSB=VFS/2^N

q
理想量化步长，单位 V
N
标称分辨率，单位 bit
VFS
满量程输入跨度，单位 V

成立条件 假设均匀量化；VFS是输入跨度而非单端峰值

边界

±0.5 LSB量化误差只描述理想舍入量化

理想均匀舍入量化器的输入与码中心之差落在±q/2；真实ADC还叠加偏置、增益、DNL、INL、噪声和参考误差，截断码制的误差区间也不同。12

成立条件 输入未过载且采用理想舍入；量化误差是否可视作随机噪声取决于输入活动与相关性

理想极限与性能指标

公式

理想量化SNR公式有严格输入条件

满量程正弦、理想N位均匀量化且量化误差近似均匀并与信号不相关时，理论SNR约每位增加6.02 dB；实际ADC不会仅由位数达到该值。12

SNRideal≈6.02N+1.76 dB

SNRideal
理想满量程正弦量化信噪比，单位 dB

成立条件 信号为满量程正弦；仅考虑量化噪声；噪声带宽采用奈奎斯特带宽

公式

分辨率与理想动态范围可以复算但不能等同实测精度

位数可直接计算理想LSB和量化SNR，作为误差预算起点；实际准确度仍需逐项加入噪声、线性、参考和时钟误差。12

q=VFS/2^N；SNRideal=6.02N+1.76 dB

q
理想量化步长或1 LSB，单位 V
VFS
满量程输入跨度，单位 V
N
标称分辨率，单位 bit
SNRideal
理想满量程正弦量化信噪比，单位 dB

成立条件 教学例使用2 V满量程跨度和理想12位量化；不包含过载、码制与模拟前端误差

例题：动手算一次教学假设，可复算

理想12位ADC的输入满量程跨度为2.000 V，1 LSB和满量程正弦量化SNR是多少？

已知

  1. N=12 bit
  2. VFS=2.000 V
  3. 理想均匀舍入量化

步骤

  1. q=2.000 V/4096=0.0004883 V≈488 μV，用满量程跨度除以4096个码区间
  2. SNRideal=6.02×12+1.76=74.0 dB，代入理想满量程正弦量化公式
结果 理想1 LSB约488 μV，量化SNR约74.0 dB。

这两个数只说明理想分辨率和量化极限，不是数据手册保证的总误差或ENOB。

不能外推到 实际SNR、SINAD和直流准确度还受噪声、失真、DNL/INL、参考、驱动和时钟影响。

定义

DNL检查每个码宽相对1 LSB的偏差

相邻转换阈值之间的实际输入宽度减去理想1 LSB并以LSB归一化得到该码DNL；DNL达到−1 LSB意味着该码宽为零并可能缺码。14

成立条件 需说明统计测试方法和码定义；局部DNL不能代替整体INL

定义

INL取决于所选理想参考直线

INL是实际转换阈值或码中心相对端点线或最佳拟合线的最大偏差；两种参考线会给出不同数值，报告时必须注明方法。14

成立条件 通常先去除偏置与增益误差；INL不能直接预测全部交流失真

定义

SNR、SINAD、THD和SFDR排除项不同

SNR比较基波与噪声并通常排除谐波，SINAD把噪声与失真一并计入，THD只累计规定谐波，SFDR比较基波与最大单个杂散；四者不能互换。15

成立条件 需说明输入幅度、频率、采样率和FFT口径；dBc与dBFS使用不同参考

公式

ENOB由实测SINAD折算而非由标称位数决定

把实际SINAD代入理想量化SNR关系可得到等效位数，用于把噪声与失真合并为一个便于比较的动态指标；它不等于直流有效分辨率。15

ENOB=(SINAD−1.76)/6.02

ENOB
有效位数，单位 bit
SINAD
信号与噪声加失真比，单位 dB

成立条件 SINAD使用接近满量程的正弦和明确FFT带宽；不同输入频率的ENOB不可脱离条件比较

架构与系统边界

机制

Flash ADC用指数数量的并行比较换取最低判决层级

N位Flash ADC用电阻梯产生阈值并以2^N−1个比较器同时判决，温度码再编码为二进制；比较器数、输入电容、功耗和失配随位数指数增长。16

Ncomp=2^N−1

Ncomp
理想全并行Flash比较器数量

成立条件 实际设计可采用插值、折叠或分级减少资源；编码还需处理气泡码和亚稳态

比较器 组成：Flash ADC以大量并行比较器同时完成阈值判决。
机制

SAR ADC用内部DAC逐位二分搜索

采样后，SAR先试置MSB，比较输入与内部DAC输出后保留或清除该位，再依次判断到LSB；N位转换通常需要约N次有序比较。13

成立条件 每一步DAC和比较器必须在时序预算内建立；异步SAR与冗余算法会改变具体周期数

比较器 组成：SAR每一步用比较器决定试探码应保留还是清除。
边界

驱动器和参考必须为开关电容瞬态建立

采样与内部DAC切换会从输入和参考端抽取脉冲电荷，源阻抗、驱动器输出阻抗与去耦网络必须在获取或逐位判决时间内把节点恢复到目标精度。13

成立条件 平均电流很小也可能有较大瞬态电流；缓冲器稳定性需包含采样电容和开关负载

运算放大器 用于：ADC驱动与参考缓冲常由运放承担，但需验证开关负载建立。
边界

时钟抖动误差随输入频率上升

采样时刻的不确定性把输入波形斜率乘成幅度误差；对正弦信号，频率越高或时钟均方根抖动越大，可达到的抖动限制SNR越低。15

SNRjitter≈−20log10(2πfinσt)

fin
正弦输入频率，单位 Hz
σt
总采样时刻均方根抖动，单位 s

成立条件 采用小抖动线性近似；总抖动含外部时钟与ADC孔径抖动的独立功率和

关联

ADC验收必须从模拟输入贯通到数字码流

完整验证需把抗混叠、驱动建立、参考、电源、采样时钟、比较器、内部DAC、编码、数字回耦和测试算法放在同一条件链中，同时检查静态码与动态频谱。145

成立条件 所有指标需绑定采样率、输入频率、幅度和温度

电路噪声 影响：前端与内部噪声限制SNR和有效位数。
数字逻辑 用于：SAR控制、编码和输出接口由数字逻辑实现。

出处

6 份资料 · 6 处引用
  1. 1

    芯片设计：CMOS模拟集成电路设计与仿真实例（基于Cadence IC 617）

    李潇然、王兴华、陈志铭、张蕾

    查看这个来源 →
  2. 2
  3. 3

    MT-021: ADC Architectures II - Successive Approximation ADCs

    Walt Kester · 2008

    查看这个来源 →
  4. 4
  5. 5
  6. 6

    MT-020: ADC Architectures I - The Flash Converter

    Walt Kester · 2008

    查看这个来源 →