数字逻辑
Digital Logic也称 组合逻辑、时序逻辑
用离散逻辑值、组合函数和受时钟约束的状态元件表达计算、控制与记忆。
速览
约 1 分钟组合逻辑的输出只由当前输入决定；时序逻辑还依赖寄存器保存的历史状态。真实门电路有传播延迟、功耗、噪声和亚稳态边界，因此数字抽象并不是“只有0和1就无需理解时间”。
系统理解
约 2 分钟数字逻辑先把连续电压映射为有限逻辑区间，再用布尔代数、真值表和逻辑门定义组合函数。NAND、NOR、复合门、多路选择器、译码器、加法器和比较器都属于组合网络；没有反馈状态时，相同输入在稳定后得到相同输出。实现同一布尔函数可以选择不同门结构、逻辑深度和扇出，从而形成延迟、面积、功耗与毛刺之间的取舍。
时序逻辑用锁存器、触发器或寄存器保存状态。同步系统通常在有效时钟边沿采样数据，并在两个边沿之间让组合逻辑传播。一个寄存器到寄存器路径必须同时满足建立和保持约束；提高时钟频率不能修复保持违例，增加流水级也会带来时钟开销、延迟、功耗和控制复杂度。
有限状态机把当前状态和输入映射为下一状态与输出，是控制逻辑的核心模型。RTL把这些组合关系、寄存器更新和层次连接写成可综合描述；综合再映射到标准单元。可靠数字设计必须明确复位、时钟域、非法状态、握手、输入同步和PVT条件，不能只证明理想真值表正确。
位于CMOS门电路和RTL之间：把器件级开关抽象为可计算、可存储且受时序约束的网络。
公式提示
一阶寄存器路径需满足Tclk≥tcq,max+tcomb,max+tsu+时钟不确定度；保持检查使用最小延迟，不能靠放宽时钟周期解决。
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 传播延迟 tpd | s | 输入变化到输出达到规定有效电平的时间。 |
| 建立时间 tsu | s | 采样边沿前数据必须保持稳定的最短时间。 |
| 保持时间 thold | s | 采样边沿后数据必须继续稳定的最短时间。 |
| 时钟到Q延迟 tcq | s | 有效时钟边沿到寄存器输出变化的时间。 |
| 逻辑深度/扇出 | — | 关键路径级数与单个输出驱动的后级负载数量。 |
常见误区
- 认为组合逻辑输出会在输入变化后瞬间改变
- 把锁存器和触发器当成完全相同的存储元件
- 只验证布尔功能，不检查建立、保持、毛刺与时钟域
- 认为增加流水级一定同时降低延迟和功耗
工程深入
12 条结论逻辑抽象与组合函数
延迟与关键路径
状态、时钟与有限状态机
从逻辑到RTL与实现
出处
2 本教材 · 5 处引用- 1
数字集成电路：电路、系统与设计（第2版）
- 第 6 章 §§6.1–6.8，第 171–224 页 支持：数字逻辑把连续电压解释为离散状态；组合逻辑只依赖当前输入；同一布尔函数可以有多种门级实现；功能等价不保证无毛刺；RTL把组合关系与状态更新写成可综合描述
- 第 7 章 §§7.1–7.9，第 237–273 页 支持：关键路径由最慢寄存器间组合路径决定；建立检查给出最小时钟周期；保持违例不能靠降低频率修复；时序逻辑由组合函数和状态元件组成；锁存器与触发器的采样窗口不同；有限状态机显式组织控制历史；异步输入会引入亚稳态概率；RTL把组合关系与状态更新写成可综合描述
- 2
CMOS超大规模集成电路设计（第4版）
- 第9–10章，第 275–360， 页 支持：数字逻辑把连续电压解释为离散状态；组合逻辑只依赖当前输入；同一布尔函数可以有多种门级实现；功能等价不保证无毛刺；关键路径由最慢寄存器间组合路径决定；建立检查给出最小时钟周期；保持违例不能靠降低频率修复；时序逻辑由组合函数和状态元件组成；锁存器与触发器的采样窗口不同；有限状态机显式组织控制历史；异步输入会引入亚稳态概率；RTL把组合关系与状态更新写成可综合描述
- 第 11 章 §§11.1–11.11，第 364–421， 页 用于本页概述