CPU
Central Processing Unit也称 中央处理器、通用处理器、处理器核心、processor、central processor
按照指令集架构取指、译码、执行并更新体系结构状态，同时通过存储与I/O系统完成通用程序计算和控制的可编程处理单元。
速览
约 1 分钟执行通用指令、完成控制与计算的处理器核心，是数字系统最常见的『产品级』计算引擎示例。
系统理解
约 2 分钟CPU 把前面整条链收束为可感知产品：指令集与微架构决定程序员可见行为；流水线、缓存与互联决定性能；实现上仍依赖 CMOS 逻辑、RTL/物理设计、先进工艺与封装供电散热。主路径以 CPU 作为终端示例，帮助学习者把材料—器件—设计—制造—封测—产业分工，映射到一颗真实会出货的芯片类型（也可对照 GPU/SoC 等变体）。
主路径产品锚点：回看整条技术与产业链条。
公式提示
程序CPU时间可写为TCPU=IC·CPI/f=IC·CPI·Tclk；它是口径分解而非固定器件常数。IC受算法、ISA和编译器影响，CPI受微架构、相关、分支和存储等待影响，f还受电路、供电、温度和功耗限制。
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 指令数 IC | — | 完成规定工作实际提交的指令数量，必须绑定程序、输入、ISA和编译器 |
| 平均 CPI / IPC | cycle/instruction / instruction/cycle | 稳态执行效率，受发射宽度、冒险、停顿、分支和访存共同影响 |
| 时钟频率与持续功耗 | Hz / W | 决定周期尺度，但频率可能因电压、温度和功耗管理变化 |
| 缓存未命中与内存延迟/带宽 | — | 决定数据能否及时供给执行单元，平均值不能隐藏尾延迟和争用 |
常见误区
- 以为学完 CPU 微架构就等于理解制造与封装
- 把 CPU 当作唯一芯片形态，忽略专用加速与模拟芯片
工程深入
12 条结论软件契约与执行闭环
性能分解而非单指标
流水线、相关与控制代价
存储系统与数据供给
并行、功耗与系统边界
验证与比较口径
出处
6 份资料 · 6 处引用- 1
RISC-V Instruction Set Architecture Manuals
- Ratified Specifications Library，sections: Unprivileged ISA Volume I and Privileged ISA Volume II，official release v20260120 支持：CPU以可编程体系结构状态为边界；取指—译码—执行—提交形成最小循环；ISA、微架构与实现是三层不同对象；运行时间由指令数、CPI与周期共同决定；分支、异常和中断都改变控制流但职责不同；缓存降低平均延迟但制造新的状态与一致性问题；内存带宽和延迟不能相互替代；峰值频率或单一跑分不能代表CPU能力
- 2
CMOS超大规模集成电路设计（第4版）
- 第 11 章 §§11.1–11.11，第 364–421， 页 支持：CPU以可编程体系结构状态为边界；取指—译码—执行—提交形成最小循环；ISA、微架构与实现是三层不同对象；流水线提高吞吐但不消除依赖；缓存降低平均延迟但制造新的状态与一致性问题；内存带宽和延迟不能相互替代；增加核心只加速可并行且能获得数据的部分；电压、频率、活动率与漏电共同限制持续性能
- 3
数字集成电路：电路、系统与设计（第2版）
- 第 5 章 §5.5，第 359–404 页 支持：运行时间由指令数、CPI与周期共同决定；流水线提高吞吐但不消除依赖；增加核心只加速可并行且能获得数据的部分；电压、频率、活动率与漏电共同限制持续性能；峰值频率或单一跑分不能代表CPU能力
- 4
Cortex-M4 Devices Generic User Guide
- 第 1 章 §1.1、第 2 章 §§2.1–2.2 支持：分支、异常和中断都改变控制流但职责不同；CPU在异构系统中承担控制与低延迟串行工作
- 5
CUDA Programming Guide
- CUDA Programming Guide，sections: Programming Model、Writing SIMT Kernels、Hardware Implementation and Memory Hierarchy，accessed 2026-07-28 支持：CPU在异构系统中承担控制与低延迟串行工作
- 6