DRAM
Dynamic Random Access Memory也称 动态随机存取存储器、动态RAM、1T1C存储器、dynamic RAM、main memory
以访问晶体管和存储电容保存一位电荷状态、通过位线微小电压差感知并周期刷新，因此用读写时序与刷新代价换取高位密度的易失性随机存储器。
速览
约 1 分钟典型DRAM单元只有一个访问晶体管和一个电容（1T1C）。字线打开后，单元电容与已预充的位线共享电荷，灵敏放大器把很小的电压差再生为完整逻辑电平并回写原数据。电荷会因结、晶体管和电容介质漏电逐渐消失，所以控制器必须在数据失效前刷新各行。
系统理解
约 3 分钟DRAM的最小信息对象不是“0或1电压源”，而是有限电容上的电荷。写入时，写驱动器把位线置为目标电平并拉高字线，经访问晶体管给单元电容充电或放电；保持时字线关闭，数据能保留多久取决于单元电容、多个漏电通道、温度、偏置、工艺分布和邻近活动。
读取前，成对位线通常被预充并均衡到共同参考电平。选中行后，单元电容与远大于它的位线寄生电容共享电荷，只形成几十毫伏量级的差分信号；交叉耦合灵敏放大器将其再生到完整电源轨。由于共享电荷改变了单元节点，经典1T1C读取具有破坏性，感放在字线仍开启时同时完成恢复，随后位线预充才能进入下一行周期。
芯片把单元组织为子阵列、行与列，并配置行译码、字线驱动、位线、灵敏放大器、列选择、行缓冲和I/O。激活行、等待感知、列读写、写恢复、预充电和刷新占用不同内部资源，因此随机访问延迟不能只看I/O传输率。DDR通过双沿传输、预取和并行银行提高接口带宽，但不会把单元感知、恢复和预充时间按同倍数缩短。
高密度来自1T1C小单元和规则阵列，代价是专用电容工艺、严格感知裕量以及刷新功耗。缩放时必须在较大单元电容、较小位线电容、低漏电访问管、短RC、可制造三维电容和软错误/扰动裕量之间联合权衡；堆叠/HBM提高封装级并行带宽，也不改变每个DRAM阵列的基本电荷存储与刷新机制。
承接MOSFET、MOS电容、数字逻辑和芯片架构，向上连接CPU/GPU主存、DDR/HBM接口、先进封装、可靠性与系统性能。
公式提示
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 单元电容 Ccell 与位线电容 Cbit | F | 其比值决定初始感知信号，同时约束密度、三维电容工艺与位线长度 |
| 保持/刷新时间 | s | 由最差单元在规定温度、偏置和活动条件下的数据保持分布决定 |
| tRCD、tRP、tRC 与写恢复 | s | 分别约束激活到列访问、预充电、完整行周期及写后恢复，不能与接口数据率混为一谈 |
| 行命中率、银行并行度与有效带宽 | — | 控制器访问顺序和并发决定阵列内部时序能否被隐藏并转化为有用吞吐 |
| 漏电、温度与扰动裕量 | — | 决定尾部保持时间、刷新开销、误码和可靠性验证范围 |
常见误区
- 认为DRAM的随机存取意味着所有地址都能在同一时间完成
- 认为读取只观察电容而不改变数据，因此不需要感放恢复
- 认为刷新是把所有位直接重写一次，或只刷新刚读过的数据
- 认为更高DDR数据率会按相同比例降低随机访问延迟
- 认为64 ms等刷新数值是所有器件、温度和工作模式下不变的材料常数
工程深入
16 条结论 · 3 道例题电荷存储与定义边界
写入、读取与恢复
读取信号来自单元与位线的电荷共享
位线预充到参考电平后接入单元，理想电荷守恒给出位线初始变化；当位线电容远大于单元电容时，感知信号天然很小。123
ΔV ≈ [Ccell / (Ccell + Cbit)] · (Vcell − Vpre)
- Ccell
- 单元存储电容，单位 F
- Cbit
- 位线及所连单元的等效寄生电容，单位 F
- Vcell
- 读取前存储节点电压，单位 V
- Vpre
- 位线预充参考电压，单位 V
成立条件 忽略访问管压降、共享板电容、漏电和耦合；Vpre通常取中间参考但不是所有实现的唯一选择
例题：动手算一次教学假设，可复算
若教学假设中Ccell=30 fF、Cbit=300 fF，单元存“1”时Vcell=1.0 V，位线预充到Vpre=0.5 V，理想电荷共享后位线初始变化有多大？
已知
- Ccell=30 fF
- Cbit=300 fF
- Vcell−Vpre=0.5 V
- 暂不计访问管压降、漏电、失配与耦合
步骤
- Ccell/(Ccell+Cbit)=30/(30+300)=0.0909，单元电容只占共享总电容约9.09%
- ΔV≈0.0909×0.5 V=0.0455 V，把单元与预充电平之差按电容比缩小
感放面对的是几十毫伏量级的小差分，而不是完整逻辑摆幅；这解释了预充、失调、噪声与启用时刻为何关键。
不能外推到 这是理想单元—位线电荷守恒示例，不能直接替代具体阵列的SPICE、PVT、耦合和感放失调仿真。
保持、漏电与刷新
可用保持时间由电荷预算除以净漏电决定
在近似恒定净漏电下，允许损失的电荷越大、单元电容越大，保持时间越长；该式用于建立方向性，不代替随电压、温度和时间变化的器件分布。12
tret ≈ Ccell · (Vinitial − Vmin) / Ileak
- tret
- 近似保持时间，单位 s
- Vinitial
- 恢复后的初始存储电压，单位 V
- Vmin
- 仍可可靠感知的最低存储电压，单位 V
- Ileak
- 净电荷损失电流，单位 A
成立条件 净漏电不一定恒定且可能随状态改变；最低可辨电压由感放、噪声和失配共同决定
例题：动手算一次教学假设，可复算
若教学单元的Ccell=30 fF，可容许电压下降0.20 V，近似净漏电为100 fA，方向性保持时间是多少？
已知
- Ccell=30 fF=30×10⁻¹⁵ F
- Vinitial−Vmin=0.20 V
- Ileak=100 fA=1×10⁻¹³ A
- 把净漏电暂视为常数
步骤
- ΔQ=Ccell·ΔV=30×10⁻¹⁵×0.20=6×10⁻¹⁵ C，先求感知裕量允许损失的电荷
- tret≈ΔQ/Ileak=6×10⁻¹⁵/(1×10⁻¹³)=0.060 s，用电荷预算除以净漏电
该数量级说明刷新窗口必须由尾部单元和最坏环境决定；只把平均漏电代入会高估最弱单元。
不能外推到 100 fA和30 fF都是教学假设；真实漏电随电压、温度、数据状态、工艺和邻近活动变化，60 ms不是产品刷新规格。
阵列组织与时序
接口带宽与系统边界
工艺缩放与密度代价
HBM与堆叠改变并行接口，不改变DRAM单元基本物理
TSV、宽I/O和多裸片堆叠可增加并行通道并缩短封装互连，但每个阵列仍需完成1T1C感知、恢复、预充和刷新；封装带宽不能替代单元与时序设计。13
Braw = Rpin · Npin / 8；Beff = η · Braw
- Braw
- 接口理论原始带宽，单位 B/s
- Rpin
- 每个数据引脚传输率，单位 bit/s
- Npin
- 并行数据引脚数
- η
- 命令、空闲、刷新与访问效率合成后的有效利用率
- Beff
- 假设利用率下的有效带宽，单位 B/s
成立条件 堆叠会新增热、供电、良率和已知良品约束；HBM参数必须绑定具体代际与系统实现
例题：动手算一次教学假设，可复算
假设一个教学用宽接口有1024个数据引脚、每引脚4 Gb/s，工作负载与协议综合利用率取75%，理论与有效带宽分别是多少？
已知
- Npin=1024 bit
- Rpin=4 Gb/s
- η=75%
- 只计算单向数据通路，不加入容量或随机访问延迟
步骤
- Braw=4×1024/8=512 GB/s，先把并行比特率除以8换算为字节率
- Beff=0.75×512=384 GB/s，用教学利用率扣除命令、空闲、刷新和访问不连续
宽接口可以显著提高吞吐，但75%的利用率不会自动成立，且该计算没有缩短1T1C感知、恢复和预充过程。
不能外推到 1024 bit、4 Gb/s和75%均为教学假设，不代表任一HBM代际、厂商器件或完整GPU系统的正式规格。
出处
3 本教材 · 6 处引用- 1
半导体存储器件与电路
- 第 3 章 §§3.1–3.2.2，第 53–58 页 支持：DRAM以可衰减电荷状态保存数据；1T1C单元用字线隔离、用位线传送电荷；写入由位线驱动并经访问管给单元充放电；读取信号来自单元与位线的电荷共享；灵敏放大器把微小差分再生为完整逻辑电平；经典1T1C读取具有破坏性并必须原位恢复；子阵列把长字线和位线分段以控制RC与感知裕量
- 第 3 章 §3.2.3，第 59–63 页 支持：多条漏电路径共同限定保持时间；可用保持时间由电荷预算除以净漏电决定；刷新按行调度读取并恢复全部单元；刷新周期必须覆盖最弱单元和最坏环境；激活、列访问、恢复与预充构成一次行访问闭环；随机存取只表示地址可寻址，不表示等时访问
- 第 3 章 §§3.1.2、3.3–3.6，第 54–80 页 支持：DDR数据率提高接口吞吐而非同比缩短核心延迟；三维电容用垂直面积守住电荷与感知裕量；HBM与堆叠改变并行接口，不改变DRAM单元基本物理
- 第 1 章 §§1.1–1.3，第 1–12 页 用于本页概述
- 2
Modern Semiconductor Devices for Integrated Circuits
- 第 6 章 §§6.16–6.16.2，第 238–242， 页 支持：DRAM以可衰减电荷状态保存数据；读取信号来自单元与位线的电荷共享；经典1T1C读取具有破坏性并必须原位恢复；多条漏电路径共同限定保持时间；可用保持时间由电荷预算除以净漏电决定；刷新按行调度读取并恢复全部单元；刷新周期必须覆盖最弱单元和最坏环境；三维电容用垂直面积守住电荷与感知裕量
- 3
CMOS超大规模集成电路设计（第4版）
- 第 12 章 §§12.1–12.3.3，第 422–450， 页 支持：1T1C单元用字线隔离、用位线传送电荷；写入由位线驱动并经访问管给单元充放电；读取信号来自单元与位线的电荷共享；灵敏放大器把微小差分再生为完整逻辑电平；经典1T1C读取具有破坏性并必须原位恢复；子阵列把长字线和位线分段以控制RC与感知裕量；激活、列访问、恢复与预充构成一次行访问闭环；随机存取只表示地址可寻址，不表示等时访问；三维电容用垂直面积守住电荷与感知裕量；HBM与堆叠改变并行接口，不改变DRAM单元基本物理