SRAM
Static Random Access Memory也称 静态随机存取存储器、静态RAM、6T SRAM、片上缓存存储器、static RAM、cache memory cell
用交叉耦合反相器的两个稳定状态保存一位数据，在供电存在时无需刷新，以较大的单元面积换取低延迟和易于嵌入逻辑工艺的片上存储。
速览
约 1 分钟典型6T SRAM由两个交叉耦合反相器和两个访问晶体管组成。字线关闭时，正反馈维持互补存储节点；读取时，预充位线经访问管产生小差分并由感放判决；写入时，写驱动必须压倒原有反馈，把单元翻转到新状态。
系统理解
约 3 分钟SRAM保存的不是孤立电容上的暂态电荷，而是交叉耦合反相器形成的双稳态。只要电源保持且噪声、漏电与工艺偏差没有越过稳定边界，两个互补节点会通过正反馈维持“0/1”状态，因此不需要像DRAM那样周期刷新；断电后状态仍会丢失，所以“静态”不等于非易失。
典型6T单元由两个PMOS上拉管、两个NMOS下拉管和两个访问管组成。保持时字线关闭；读取前两条互补位线预充，字线开启后，存“0”的一侧通过访问管与下拉管使相应位线轻微放电，感放判决差分。读取会扰动内部低电平节点，若访问管相对下拉管过强，单元可能被误翻转。写入时写驱动器把互补位线置于目标状态，并须通过访问管压倒上拉反馈，才能完成翻转。
稳定性不是一个单一常数。保持、读取与写入分别对应不同噪声裕量；供电降低、阈值与尺寸失配、温度、位线耦合和动态时序会改变可用窗口。6T单元的读稳定性与写能力存在尺寸比冲突，8T等读写解耦结构可提高读稳定性，却增加面积、位线和控制复杂度。阵列还需要行列译码、字线驱动、预充均衡、写驱动、灵敏放大和冗余/ECC等外围电路。
SRAM可用标准逻辑CMOS器件集成，访问快且写入耐久度高，常用于寄存器文件、CPU/GPU缓存、片上缓冲和MCU数据存储；但6T及外围电路使单位比特面积和漏电功耗高于DRAM。工艺缩放同时降低供电电压、增加随机失配和静态漏电，因此容量、命中率、访问延迟、动态能量、待机漏电、良率与软错误必须联合优化。
承接CMOS反相器、数字逻辑与芯片架构，向上连接CPU/GPU缓存、寄存器文件、MCU片上数据存储、低功耗与可靠性。
公式提示
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 保持/读取/写入噪声裕量 | V | 分别衡量不同操作条件下抵抗扰动或完成翻转的电压窗口 |
| 单元比与写入比 | — | 访问管、下拉管和上拉管的相对驱动能力决定读稳定性与写能力折中 |
| 位线电容与字线RC | F / s | 共同决定差分建立、感放启动、动态能量和阵列分段 |
| 静态漏电与软错误率 | A / FIT | 决定大容量片上阵列的待机功耗与可靠性保护需求 |
| 缓存命中率与命中时间 | — | 把SRAM电路能力转换为处理器端平均访存性能 |
常见误区
- 认为“静态”表示断电后仍能保存数据
- 认为SRAM读取完全不扰动内部节点，因此不存在读稳定性问题
- 认为增大访问管可以同时无条件改善读取和写入
- 认为SRAM只由6个晶体管决定，外围感放、预充、译码和冗余可以忽略
- 认为缓存越大一定越快，或SRAM访问时间与容量无关
工程深入
16 条结论 · 1 道例题定义与双稳态
保持、读取与写入
稳定性与电路折中
保持、读取和写入噪声裕量不能混成一个指标
保持状态只评估反馈双稳态，读取状态增加位线与访问管扰动，写入状态则要求外部驱动能够消除原稳定点；三种工作条件对应不同的蝴蝶曲线或写入判据。1
成立条件 具体提取方法和动态指标随设计流程而变；静态裕量不能替代真实时序、噪声和统计良率验证
读稳定性与写能力对晶体管比例提出相反要求
增强下拉管有利于读取时守住内部低电平，增强访问管有利于写入时压倒反馈，而过强访问管又会加重读扰动；6T单元必须在面积、速度和两类裕量之间选择比例。1
成立条件 工艺、供电和单元拓扑改变最佳比例；辅助电路可放松但不会消除全部折中
读写解耦用更多晶体管换取稳定性
8T等单元把读取通路从存储节点的写入通路分离，使读取不再直接抬高内部低节点，可显著改善低压读稳定性；代价是单元面积、读位线、控制线和外围复杂度增加。1
成立条件 具体8T拓扑和读位线极性并不唯一；更大单元可能降低阵列容量效率
阵列、功耗与可靠性
随机失配与低电压使最弱单元主导良率
阈值、电流与尺寸的局部随机差异会破坏左右支路对称性；供电降低后可用噪声窗口变小，阵列是否可用取决于尾部单元而不是平均单元。1
成立条件 需用统计模型和大样本失效概率评估；版图相关与系统性偏差不能仅用独立随机变量描述
存储层次与系统位置
缓存平均访问时间由命中与未命中共同决定
片上SRAM只在命中时提供低延迟，未命中还要承担下级查询、数据返回与可能的替换成本；因此评价缓存不能只报告SRAM单次读延迟。1
AMAT = tHit + m · tMiss
- AMAT
- 平均存储访问时间，单位 s
- tHit
- 命中时访问时间，单位 s
- m
- 未命中率
- tMiss
- 一次未命中的平均附加代价，单位 s
成立条件 简化式把未命中代价视为平均附加时间；多级缓存、并发未命中、预取、排队和一致性会改变实际口径
例题：动手算一次教学假设，可复算
某教学缓存命中时间为1 ns，未命中率5%，一次未命中的平均附加代价为80 ns，AMAT是多少？
已知
- tHit=1 ns
- m=5%=0.05
- tMiss=80 ns
- 未命中代价按命中时间之外的附加时间定义
步骤
- m·tMiss=0.05×80 ns=4 ns，把低概率的大代价换算为平均附加时间
- AMAT=1 ns+4 ns=5 ns，命中路径和平均未命中代价相加
虽然95%的访问只需1 ns，5%的未命中仍把平均值推高到5倍；优化缓存必须同时看命中时间和未命中率。
不能外推到 该单级平均式不含并发未命中、多级缓存、预取、队列、写回和一致性延迟，不能直接当作真实CPU测量值。
出处
3 本教材 · 5 处引用- 1
半导体存储器件与电路
- 第 2 章 §§2.1–2.2.4，第 21–36 页 支持：SRAM的静态是免刷新而不是断电保持；交叉耦合反相器形成两个稳定状态；6T单元用两个访问管连接差分位线；保持时访问管关闭而反馈环持续工作；差分读取把很小的位线变化交给感放再生；读取通路会抬高内部低节点并产生翻转风险；写驱动必须暂时压倒单元正反馈；保持、读取和写入噪声裕量不能混成一个指标；读稳定性与写能力对晶体管比例提出相反要求；外围电路把单元阵列变成可寻址存储器
- 第 2 章 §§2.3–2.6，第 37–52 页 支持：读写解耦用更多晶体管换取稳定性；大容量SRAM的待机漏电由海量未选单元累积；随机失配与低电压使最弱单元主导良率
- 第 1 章 §§1.1–1.3，第 1–12 页 支持：SRAM常作为缓存是速度与工艺兼容的结果；缓存平均访问时间由命中与未命中共同决定；SRAM、DRAM与Flash以不同物理代价长期共存
- 2
Modern Semiconductor Devices for Integrated Circuits
- 第 6 章 §§6.16–6.16.1，第 238–240 页 支持：SRAM的静态是免刷新而不是断电保持；交叉耦合反相器形成两个稳定状态；写驱动必须暂时压倒单元正反馈；SRAM常作为缓存是速度与工艺兼容的结果；SRAM、DRAM与Flash以不同物理代价长期共存
- 3
CMOS超大规模集成电路设计（第4版）
- 第 12 章 §§12.1–12.2.2，第 422–431， 页 支持：6T单元用两个访问管连接差分位线；保持时访问管关闭而反馈环持续工作；差分读取把很小的位线变化交给感放再生；读取通路会抬高内部低节点并产生翻转风险；外围电路把单元阵列变成可寻址存储器