CMOS 反相器
CMOS Inverter也称 反相器
用PMOS上拉与NMOS下拉把输入电平反相，并建立数字电路摆幅、噪声、延迟和功耗的最小完整模型。
速览
约 1 分钟输入低时PMOS导通、NMOS关断，输出电容被充到VDD；输入高时状态相反，输出被放到地。理想稳态没有VDD到地的直流通路，但真实反相器仍有漏电；切换时还要为负载电容充放电，并在输入过渡区出现短暂的上下管同时导通。
系统理解
约 2 分钟CMOS反相器把互补器件的栅极并作输入、漏极并作输出，PMOS源端接VDD，NMOS源端接地。两个稳定输入端点给出接近电源轨的VOH与VOL；中间过渡区由两管电流平衡决定开关点。电压传输特性VTC的斜率、VIL、VIH、VOH和VOL共同给出噪声容限，而不是只看一个阈值电压。
静态输出电平在理想模型中不依赖NMOS/PMOS的精确尺寸比，因此称为比例无关逻辑；但开关点、过渡区增益、上升/下降时间和短路电流都依赖尺寸、阈值与迁移率。PMOS常做得更宽以补偿较低的空穴迁移率，但最优比例应由目标负载、工艺模型、布局寄生和PVT角验证。
动态行为由输出节点总电容和有限导通电流决定。每个0→1→0完整周期从电源取得约CLVDD²能量，其中一半最终存入电容、一半在充电网络耗散，放电时储能也转化为热；平均开关功耗约为αCLVDD²f。真实总功耗还包括输入翻转期间的短路功耗与关断器件的漏电功耗。
主路径位于NMOS/PMOS之后、数字逻辑之前，是器件到电路的第一座桥梁。
公式提示
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| Vₘ | V | VTC上Vin=Vout的开关点，由两管电流平衡决定。 |
| NMH、NML | V | 高、低噪声容限，来自VTC的有效输入输出边界。 |
| Cᴸ | F | 输出节点总负载，包括门、扩散、互连和扇出电容。 |
| tₚHL、tₚLH | s | 高到低与低到高传播延迟，应分别评估。 |
| α | — | 每个时钟周期发生有效输出充电的开关活动因子。 |
常见误区
- 认为CMOS反相器在任何状态下都严格零功耗
- 把VDD的一半直接当成所有反相器的开关阈值
- 认为静态逻辑电平与尺寸比无关，所以尺寸完全不影响功能
- 只用一个传播延迟描述上升和下降，忽略负载与PVT条件
工程深入
16 条结论 · 3 道例题拓扑与稳态逻辑
电压传输与噪声
噪声容限由VTC四个边界共同定义
VIL和VIH通常取VTC斜率为−1的两个输入点，配合VOL和VOH得到低、高噪声容限；噪声容限衡量级联门在不误判前可承受的直流扰动。12
- NML
- 低电平噪声容限，单位 V
- NMH
- 高电平噪声容限，单位 V
成立条件 使用同一电源、电温条件和输出负载定义；动态噪声还受脉宽和门延迟影响
例题：动手算一次教学假设，可复算
某1.2 V CMOS反相器的VTC给出VOL=0.05 V、VIL=0.35 V、VIH=0.80 V、VOH=1.15 V；低、高噪声容限分别是多少？
已知
- VOL=0.05 V
- VIL=0.35 V
- VIH=0.80 V
- VOH=1.15 V
- 四个电压来自同一PVT、负载和准静态VTC
步骤
- NML=VIL−VOL=0.35−0.05=0.30 V，低电平允许的直流输入扰动窗口
- NMH=VOH−VIH=1.15−0.80=0.35 V，高电平允许的直流输入扰动窗口
- NMlimiting=min(0.30,0.35)=0.30 V，级联系统的较弱一侧由更小噪声容限决定
该VTC对低电平扰动的余量略小，因此低侧是本例更紧的静态边界。
不能外推到 静态噪声容限不等于任意瞬态脉冲都可承受；动态噪声还受脉宽、延迟、耦合、电源波动和接收门特性影响。
负载与传播延迟
传播延迟由负载电荷除以可用驱动电流决定
一阶上升或下降延迟可看成改变输出电荷CLΔV所需时间；驱动更强或负载更小可缩短延迟，但简单常电流式只用于建立量级。12
- Ieff
- 切换期间的有效平均充电或放电电流，单位 A
- ΔV
- 输出电压变化范围，单位 V
成立条件 把切换期间电流用有效平均值近似；实际库表需要输入转换、输出负载和PVT联合表征
例题：动手算一次教学假设，可复算
若反相器等效负载为30 fF、输出需变化1.0 V、切换期间有效平均电流为150 μA，一阶传播时间量级是多少？
已知
- Cᴸ=30 fF=30×10⁻¹⁵ F
- ΔV=1.0 V
- Ieff=150 μA=150×10⁻⁶ A
- 用常平均电流估算
步骤
- ΔQ=CᴸΔV=30×10⁻¹⁵×1.0=30 fC，先计算输出节点需要搬运的电荷
- t=ΔQ/Ieff=(30×10⁻¹⁵)/(150×10⁻⁶)=2.0×10⁻¹⁰ s，用平均电流除去所需电荷
- t=200 ps，换算为门延迟常用的皮秒单位
负载电荷不变时，有效驱动电流翻倍会把这个一阶时间尺度减半。
不能外推到 真实tpLH与tpHL应分别由波形阈值定义，并受输入转换、非恒定电流、寄生RC、米勒耦合和PVT影响；标准单元应使用库表。
能量与功耗
开关功耗对电源电压呈平方依赖
若每个时钟周期只有比例α的节点发生0到1充电，平均电容开关功耗约为αCLVDD²f；降压很有效，但会同时减小过驱动和噪声余量。12
- α
- 有效充电活动因子
- f
- 参考时钟或事件频率，单位 Hz
成立条件 α按每周期有效0→1事件定义；CL、VDD与频率在统计窗口内可视为稳定
例题：动手算一次教学假设，可复算
一个等效负载Cᴸ=25 fF、活动因子α=0.20的CMOS节点，在VDD=0.80 V、f=1.0 GHz下的平均电容开关功耗约为多少？
已知
- α=0.20
- Cᴸ=25 fF=25×10⁻¹⁵ F
- VDD=0.80 V
- f=1.0 GHz=1.0×10⁹ Hz
步骤
- Pdynamic=0.20×25×10⁻¹⁵×(0.80)²×10⁹，活动因子只计入统计窗口内的有效0→1充电事件
- Pdynamic=3.20×10⁻⁶ W=3.20 μW，电压平方项使供电电压对功耗具有强影响
若有一百万个相同节点保持同样活动、负载和频率，仅此理想分量就达到约3.2 W。
不能外推到 芯片总功耗还包括短路、漏电、时钟与互连分布、毛刺和电源损耗；α、负载和频率也不会在所有节点上相同。
尺寸、PVT与扩展
出处
3 份资料 · 5 处引用- 1
Modern Semiconductor Devices for Integrated Circuits
- 第 6 章 §6.7，第 214–219 页 支持：CMOS反相器由互补上拉与下拉共栅共漏组成；输入低时输出电容由PMOS充电；输入高时输出电容由NMOS放电；比例无关只描述理想稳态逻辑电平；VTC完整描述输入到稳态输出的映射；开关点由上下拉电流平衡决定；噪声容限由VTC四个边界共同定义；过渡区高增益使逻辑电平得到恢复；输出负载是门、扩散、互连和扇出的总和；传播延迟由负载电荷除以可用驱动电流决定；上升与下降延迟必须分别检查；一次充电只把电源能量的一半存入电容；开关功耗对电源电压呈平方依赖；输入过渡会产生短路电流；CMOS稳态功耗不是严格为零；反相器是复杂CMOS门和标准单元的标尺
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数字集成电路：电路、系统与设计（第2版）
- 第 5 章 §§5.1–5.4，第 130–153 页 支持：CMOS反相器由互补上拉与下拉共栅共漏组成；输入低时输出电容由PMOS充电；输入高时输出电容由NMOS放电；比例无关只描述理想稳态逻辑电平；VTC完整描述输入到稳态输出的映射；开关点由上下拉电流平衡决定；噪声容限由VTC四个边界共同定义；过渡区高增益使逻辑电平得到恢复；输出负载是门、扩散、互连和扇出的总和；传播延迟由负载电荷除以可用驱动电流决定；上升与下降延迟必须分别检查；反相器是复杂CMOS门和标准单元的标尺
- 第 5 章 §5.5，第 155–168 页 支持：一次充电只把电源能量的一半存入电容；开关功耗对电源电压呈平方依赖；输入过渡会产生短路电流；CMOS稳态功耗不是严格为零
- 第 5 章 §5.5，第 359–404 页 用于本页概述
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