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半导体开放世界

静态时序分析

Static Timing Analysis(STA)也称 时序分析

在时序图上穷举受约束路径的最早与最晚到达时间,检查建立、保持及接口时序。

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速览

约 1 分钟

STA不需要枚举功能输入向量,而是把寄存器、组合单元、连线和时钟建成有向图,在指定模式与工艺角下传播延迟。

系统理解

约 2 分钟

静态时序分析从时钟、输入输出延迟、单元库和寄生参数建立到达时间与要求时间。最大延迟检查决定建立裕量和最高工作频率,最小延迟检查决定保持风险;时钟偏斜、抖动、转换时间、PVT变化和路径例外都会改变结论。STA只能分析已建模且已约束的路径,不能证明逻辑功能正确,也不能替代跨时钟域协议验证。

承接综合与寄存器时序模型,并反馈布局布线和CTS持续收敛。

公式提示

建立检查可写为Tclk≥tcq,max+tcomb,max+tsu+Tuncertainty−Tskew;保持检查使用最小延迟,不能靠增大时钟周期修复。

关键参数

关键参数
参数单位含义
建立裕量s最晚要求到达时间减去数据最晚到达时间
保持裕量s数据最早到达时间减去最早允许到达时间
时钟不确定度s抖动、建模余量及未分解变化的约束预算
分析角—工艺、电压、温度、寄生与工作模式的组合

常见误区

  • 认为正建立裕量就代表保持时间也安全
  • 把未约束路径当成已经通过的路径
  • 用假路径或多周期例外直接消除难修的违例
  • 认为STA能够发现功能错误或验证异步握手协议

工程深入

12 条结论 · 1 道例题

时序图、弧与分析对象

定义

STA在时序图上分析路径而非功能向量

STA把寄存器、组合单元、端口和连线表示为带延迟的时序图,传播最早与最晚到达时间,从而覆盖受约束起点到终点的结构路径。12

成立条件 路径必须存在于当前网表和工作模式;异步逻辑和模拟行为需用专门模型或其他方法检查

机制

起点与终点界定一条时序检查

寄存器时钟脚、主输入等形成路径起点,寄存器数据脚、主输出等形成终点;同一组合网络可同时属于多个发射—捕获关系。12

成立条件 端口路径需定义外部输入输出延迟;锁存器透明窗口需要区别于边沿触发器处理

机制

单元延迟和连线延迟共同形成到达时间

数据到达时间沿单元时序弧与互连RC逐段累加;单元延迟还随输入转换时间、输出负载和PVT条件变化。12

成立条件 综合早期可用估算互连;布局布线后应使用提取寄生和对应库角

建立、保持与时钟关系

公式

建立检查限制最长数据路径

数据必须在捕获边沿的建立窗口之前稳定;最大时钟到Q、最大组合延迟、建立时间和时钟不确定性共同决定最小时钟周期。12

Tclk >= tcq,max + tcomb,max + tsu + Tuncertainty - Tskew

Tclk
发射与捕获有效边沿之间的周期预算,单位 s
tcq,max
寄存器最大时钟到Q延迟,单位 s
tcomb,max
组合逻辑与互连最大延迟,单位 s
tsu
捕获寄存器建立时间,单位 s
Tuncertainty
建立检查使用的时钟不确定度,单位 s
Tskew
捕获时钟相对发射时钟的到达差,单位 s

成立条件 同一发射—捕获时钟关系;公式中的偏斜符号按捕获时钟相对发射时钟定义

例题:动手算一次教学假设,可复算

同步路径tcq,max=0.08 ns、tcomb,max=0.72 ns、tsu=0.10 ns、不确定度0.06 ns,捕获时钟比发射时钟晚0.04 ns;最小时钟周期和1.00 ns目标下的建立裕量是多少?

已知

  1. tcq,max=0.08 ns
  2. tcomb,max=0.72 ns
  3. tsu=0.10 ns
  4. Tuncertainty=0.06 ns
  5. Tskew=+0.04 ns表示捕获时钟较晚

步骤

  1. Tclk,min=0.08+0.72+0.10+0.06−0.04=0.92 ns,按本页符号约定,正的捕获晚到偏斜增加建立预算
  2. fmax≈1/0.92 ns=1.09 GHz,仅把该单一路径的最小周期换算为频率上限量级
  3. Slacksetup=1.00−0.92=+0.08 ns,在1.00 ns目标周期下仍有80 ps建立余量
结果 最小时钟周期约0.92 ns,对应约1.09 GHz;1.00 ns目标下建立裕量为+0.08 ns。

偏斜符号会直接改变结论,同一正偏斜虽有利于该建立检查,却可能伤害保持检查。

不能外推到 该例不替代多角多模式STA;抖动、OCV、串扰、路径例外、时钟波形和保持约束必须独立核验。

公式

保持检查限制最短数据路径

新数据不能在捕获寄存器保持窗口结束前到达;保持风险由最小时钟到Q、最短组合路径和相对时钟到达决定,与增大下一周期长度无关。12

tcq,min + tcomb,min >= thold + Tskew + Tuncertainty,min

tcq,min
寄存器最小时钟到Q延迟,单位 s
tcomb,min
组合逻辑与互连最小延迟,单位 s
thold
捕获寄存器保持时间,单位 s
Tskew
捕获时钟相对发射时钟的到达差,单位 s
Tuncertainty,min
保持检查使用的不确定度预算,单位 s

成立条件 检查同一对相邻或相关边沿;时钟偏斜和最小延迟必须采用一致符号

边界

同一偏斜会相反地影响建立与保持

捕获时钟相对晚到通常增加建立预算,却缩小保持裕量;因此不能仅以降低最大偏斜或改善单一建立路径评价时钟网络。12

成立条件 具体方向取决于发射端、捕获端和边沿定义;跨周期与多相时钟需按实际波形关系计算

约束、角与收敛判据

公式

裕量是要求时间与到达时间之差

建立分析通常以要求到达时间减最晚到达时间,保持分析以最早到达时间减最早允许时间;负裕量表示相应检查在当前角和模式下失败。12

Slacksetup = Trequired,max - Tarrival,max

Slacksetup
建立裕量,单位 s
Trequired,max
建立检查的最晚要求时间,单位 s
Tarrival,max
数据最晚到达时间,单位 s

成立条件 建立与保持必须分别计算;正裕量只对当前约束、库和寄生模型成立

机制

时钟和接口约束定义分析问题

主时钟、派生时钟、时钟关系、输入延迟、输出延迟和不确定度共同决定路径边界;工具不会自动知道板级器件与协议给予芯片的时间预算。12

成立条件 派生时钟需保留源关系与分频相位;外部延迟应包括接口对端和板级预算

边界

路径例外必须由功能行为证明

假路径声明路径在有效模式下不会被功能激活,多周期路径声明捕获关系允许跨越额外周期;二者改变要求时间,却不会修复实际电路延迟。12

成立条件 例外需关联模式、状态或协议依据;设置后应检查被覆盖端点和过宽通配范围

机制

多模式多角分析覆盖不同快慢边界

工艺、电压、温度、寄生和功能模式会改变单元与连线延迟;建立和保持的最坏条件可能来自不同组合,因此需分别保留有效分析视图。12

成立条件 分析角应落在库和工艺允许范围内;模式关闭的时钟或路径不应被错误激活

机制

时序收敛是约束、网表和物理实现的迭代

违例可通过逻辑重构、门尺寸调整、缓冲、单元移动、重布线或时钟调整修复;每次改变都可能影响其他路径、功耗与面积。12

成立条件 保持修复不能以破坏建立为代价;后期工程变更需重新提取寄生并复跑相关角

STA能够与不能解释什么

关联

STA不证明功能正确或跨域协议安全

STA检查已定义时序弧与约束的数值关系;功能错误、遗漏状态以及跨时钟域的数据一致性仍需功能验证、断言和CDC方法处理。12

成立条件 异步输入可通过同步器降低亚稳态传播风险;同步器结构本身仍需接受时序与物理检查

功能验证 对比:功能验证和STA分别审查行为与时序。
时钟树综合 影响:时钟到达和偏斜直接进入建立保持检查。
布局布线 影响:真实放置与寄生改变数据和时钟路径。

出处

2 本教材 · 3 处引用
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