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半导体开放世界

建立保持表征与透明窗

Setup/Hold Characterization and Transparency Windows

把采样窗口落实为参考边沿、转换方向、延迟判据及透明期预算。

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速览

约 1 分钟

静态时序节点说明如何传播整条路径,本页追问单元的建立保持参数如何从波形和内部状态得到,以及脉冲参考和时间借用如何换算。

系统理解

约 2 分钟

建立保持不是脱离波形的两个常数。相同单元在不同输入方向、时钟斜率、环境和延迟判据下可有不同窗口;数据靠近采样沿时,仍能捕获不代表输出延迟合格。透明锁存器围绕关闭沿采样,脉冲锁存器改用开启沿建模时必须同时变换建立和保持。借用时间只重新分配相邻逻辑段的预算,不创造反馈回路总时间。

承接锁存器与触发器的内部电路,为静态时序、时钟树及跨域采样提供单元层约束。

关键参数

关键参数
参数单位含义
参考边沿—区分开放沿、关闭沿及外部时钟脚的测量点
建立与保持窗口s按输入状态及转换方向给出的有效区间
D到Q与时钟到Qs不同起算事件的输出延迟
最大借用时间s扣掉关闭约束和相位空隙后的边界

常见误区

  • 负保持等于不需要检查保持。
  • 满足建立保持就自动满足全部时钟脉宽要求。
  • 每一级都能独立借到额外半周期而不影响后级。

工程深入

12 条结论 · 2 道例题

窗口参考与观测量

定义

透明锁存器的建立保持应参照关闭沿

对高电平透明锁存器,真正截断后续数据传播的是下降沿,因而建立保持约束应围绕关闭沿度量。开放沿之前到达的数据与透明期内到达的数据,还分别经历等待时钟或直接传播的不同情形。12

成立条件 高电平透明时关闭沿为下降沿;低电平透明时极性相反。;不把边沿触发器的同一参考沿直接套到整个透明窗口。

机制

D到Q延迟与时钟到Q延迟不是同一个观测量

数据在锁存器开放前到达时,D到Q时间包含等待开放沿的部分;数据在透明期间到达时,输出可沿D到Q路径传播。若不声明起算事件,把两种延迟直接比较就会把等待时间误当作器件传播时间。12

成立条件 只在数据满足相应窗口及有效电平时比较。;时间定义必须同时给出输入、时钟和输出的测量阈值。

机制

建立时间可以从内部需要稳定的节点解释

在传输门多路开关型主从元件中,数据必须在主级关断前传播到反馈将要接管的内部节点。外部D已经有效,不代表内部各节点已经一致,因此建立约束需要包括相应传输门和反相器路径。12

成立条件 针对书中多路开关型主从结构;不能沿用其门数估算任意单元。;解析估算需要用晶体管级瞬态模拟与负载条件验证。

表征方法与边界

机制

建立时间与时钟到Q延迟必须联合选择

数据逐渐靠近采样边沿时,元件可能仍捕获正确值,但时钟到Q延迟已经增大。表征不能只寻找最后一个不出逻辑错误的位置,还应声明可接受的输出延迟标准,并联合比较建立时间与传播延迟形成的总开销。2

成立条件 书中给出基于总D到Q开销的表征方法,不把某个增幅阈值规定成全行业唯一标准。;库表征与签核必须使用一致的延迟和失效判据。

边界

负保持时间表示参考脚之间的允许关系

某些元件表征出的保持时间为负,表示按指定输入与时钟测量阈值,D可以在外部时钟参考沿之前的一小段时间发生变化而仍捕获原值。这不表示内部状态不需要稳定,也不能取消连接路径的最小延迟检查。2

成立条件 只使用该单元、转换方向和环境下的有符号保持参数。;负号不能脱离时钟参考脚、数据边沿和传播判据独立解释。

边界

上升与下降数据应分别形成窗口

捕获0与捕获1、以及在窗口两侧分别发生的上升或下降跳变,可对应不同建立与保持界限。只给一个最差参数是摘要,不能据此认定四种转换情形具有相同波形和延迟。2

成立条件 采用单元实际的状态及转换方向表征。;不把一个极性的最小延迟与另一极性的最大窗口随意拼成物理波形。

边界

满足建立保持仍需检查最小脉宽

数据或时钟脉冲过窄时,即使某个边沿附近看似满足建立保持,内部节点也可能来不及完成所需转换。单元的最小高低脉宽或数据脉宽约束是独立检查项,不能由一个建立裕量替代。2

成立条件 具体检查项取决于库模型,不能假设所有单元都有相同数据脉宽限制。;本条不把理想数学脉冲当成可被真实电路可靠捕获的信号。

边界

时钟斜率会改变内部竞争窗口

慢时钟使内部互补控制器件在中间电平停留更久,可能扩大同时导通时间,并改变外部保持要求。表征出的窗口必须与输入时钟转换条件配套使用,不能将理想陡沿结果直接用于慢边沿。12

成立条件 针对有限边沿的晶体管级行为。;仍需区分输入数据转换、时钟转换和输出负载的库条件。

关联

增加数据端延迟会同时改变两类窗口预算

在元件D端前增加一个理想非反相延迟,会让内部数据更晚到达:外部需要更早建立,却可以更早结束保持。由此缓解短路径约束的代价,是占用相应的最大路径预算,不能只报告保持方面的收益。12

成立条件 延迟在数据端而不是时钟端,且未改变输入逻辑极性。;真实缓冲器有不同最小最大延迟,须分别用于保持与建立检查。

脉冲参考变换

公式

改变脉冲参考沿必须同步变换建立与保持参数

对高电平脉冲锁存器,若把原来相对下降沿定义的建立保持改为相对上升沿,脉冲宽度应同时进入两个参数:有效建立时间减少一个脉宽,有效保持时间增加一个脉宽。只平移其中一个参数会错误描述同一透明窗。12

tsetup,r=tsetup,f−tpw,thold,r=thold,f+tpwt_{\mathrm{setup},r}=t_{\mathrm{setup},f}-t_{\mathrm{pw}},\qquad t_{\mathrm{hold},r}=t_{\mathrm{hold},f}+t_{\mathrm{pw}}
tsetup,r = tsetup,f − tpw;thold,r = thold,f + tpw
tsetup,r
相对开放上升沿的有效建立时间,单位 s
tsetup,f
相对关闭下降沿的建立时间,单位 s
thold,r
相对开放上升沿的有效保持时间,单位 s
thold,f
相对关闭下降沿的保持时间,单位 s
tpw
透明脉冲宽度,单位 s

成立条件 脉冲从上升沿开放、下降沿关闭,脉宽tpw>0。;这里只改变参考沿;不声称改变脉冲宽度后电路本身参数不变。

例题:动手算一次教学假设,可复算

教学假设:脉冲宽度120ps,相对关闭沿的建立时间30ps、保持时间10ps,换算为相对开放沿的参数。

已知

  1. tpw=120ps;tsetup,f=30ps;thold,f=10ps。
  2. 仅作同一电路窗口的参考沿变换,未改变脉冲发生器。

步骤

  1. tsetup,r = 30−120 = −90 ps,建立要求从关闭沿向前数30ps,等价于开放后90ps之前有效。
  2. thold,r = 10+120 = 130 ps,关闭后再保持10ps,等价于开放后130ps。
  3. 窗口 = [90, 130] ps,相对开放沿的同一数据稳定窗口,不是负的稳定时间。
结果 相对开放沿的建立时间−90ps、保持时间130ps。

负建立与长保持可以同时出现,它们只是同一关闭沿窗口的参考变换。

不能外推到 数值均为教学假设,不是任何单元库实测值;不得把换算后参数与另一脉宽的模型混用。

时序借用与预算

机制

透明期借用会压缩后续路径的可用时间

数据在接收锁存器开放后到达仍可能有效,因此某段逻辑能越过名义相位边界。但借来的时间会推迟下一段的起点;在反馈回路上必须由其他短段补偿,不能让每一段都宣称多获得相同的额外周期。12

成立条件 需要对完整相位序列、关闭沿和反馈环作约束检查。;不把单段借用能力当成提高全回路总可用时间的来源。

公式

两相路径的半周期预算还要扣除非重叠窗口

对对称两相透明系统,跨越名义半周期边界的借用上限受关闭前建立时间与不重叠间隔限制。借用能力小于理想半周期,不能只按50%占空比直接宣称能借走半个周期。2

tborrow,max=T2−tsetup−tnonoverlapt_{\mathrm{borrow,max}}=\frac{T}{2}-t_{\mathrm{setup}}-t_{\mathrm{nonoverlap}}
tborrow,max = T/2 − tsetup − tnonoverlap
tborrow,max
对称两相模型的最大允许借用时间,单位 s
T
时钟周期,单位 s
tsetup
关闭沿前建立时间,单位 s
tnonoverlap
两相之间不重叠时间,单位 s

成立条件 采用书中对称半周期、无额外偏斜的模型。;不重叠时间与建立时间必须采用相同相位和测量口径;有偏斜时另扣相应预算。

例题:动手算一次教学假设,可复算

教学假设:对称两相周期1.00ns,关闭沿建立时间40ps,不重叠时间60ps。最大可借用时间是多少?

已知

  1. T=1.00ns=1000ps。
  2. tsetup=40ps,tnonoverlap=60ps;忽略额外偏斜和抖动。

步骤

  1. T/2 = 1000/2 = 500 ps,先得到理想名义半周期。
  2. tborrow,max = 500−40−60 = 400 ps,扣掉关闭前建立和不重叠间隔。
  3. 400 ps = 0.400 ns,统一单位并保留合理有效位。
结果 该理想两相模型允许最多0.400ns的借用。

这不是每一级额外增加0.400ns的全局预算,后续逻辑仍要偿还。

不能外推到 数值为教学假设,仅适用于声明的对称两相模型,不替代完整多角锁存时序分析。

出处

2 本教材 · 19 处引用
  1. 1

    数字集成电路:电路、系统与设计(第2版)

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  2. 2

    CMOS超大规模集成电路设计(第4版)

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