锁存器与触发器电路

Latch and Flip-Flop Circuits

从数据通路、反馈通路和时钟相位解释状态单元如何保存与转交数据。

进阶出处 2 本教材

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速览

约 1 分钟

数字逻辑节点保留锁存器与触发器的基本区别；本页细化传输门、反馈强度、主从相位、动态保持和脉冲结构的电路代价。

系统理解

约 2 分钟

状态不是抽象符号凭空保存的：静态元件用反馈保持，动态元件用电荷暂存，时钟决定何时接入新数据。主从结构以相反透明相位隔离输入输出；脉冲结构以短透明窗代替一对完整锁存级。电平摆幅、时钟电容、反馈写入能力、边沿斜率和内部竞赛相互制约，必须按具体拓扑核验，而不能按一个器件简称认定性能。

从数字逻辑的行为定义进入状态单元拓扑，再连接建立保持表征；不重建数字逻辑总览。

关键参数

关键参数
参数	单位	含义
透明相位	—	确定数据与反馈各自接通的时段
时钟负载	F	钟控栅极与局部缓冲共同形成的电容
动态保持界限	s	无静态反馈时状态仍有效的时间边界
脉冲宽度	s	脉冲锁存器实际开放的时间

常见误区

单相时钟等于没有动态状态或内部竞争。
减少时钟晶体管不会产生写入强度和噪声代价。
所有教材的flip-flop名称都指同一种元件。

工程深入

12 条结论

采样与反馈

定义

不同教材的触发器术语需要先映射再比较

Rabaey教材把边沿触发存储元件称为寄存器，并把双稳态元件称为触发器；Weste与Harris采用触发器表示边沿触发元件。比较电路时应以透明电平、采样边沿和反馈结构识别功能，而不能仅按同一个英文名称判断结构相同。^{1, 2}

成立条件 本页触发器按边沿触发元件的常用口径，涉及原书时明确其术语。；术语映射不表示不同电路具有相同的延迟或保持特性。

公式

多路开关型锁存器用互斥的数据与反馈通路实现保持

高电平透明锁存器可看成选择输入D或原状态Q的多路开关：使能时接受D，禁止时接回原状态。实际电路还需保证两条通路在切换期间不形成有害竞争，逻辑方程本身不包含模拟过渡过程。^{1, 2}

Q^{+}=\mathrm{EN}\,D+(1-\mathrm{EN})Q

Q⁺: 下一逻辑状态，单位 1
EN: 高有效透明使能，取0或1，单位 1
D: 数据输入，单位 1
Q: 原逻辑状态，单位 1

成立条件 EN、D和Q均表示有效布尔值；忽略传播延迟。；Q⁺是下一逻辑状态，不表示无延迟的电压跃变。

机制

主从结构用相反透明相位隔开输入与输出

正沿主从元件在低电平时让主级接受输入、从级保持；上升沿后主级关闭而从级接收主级保存的值。输出因此不应继续跟随高电平期间的新输入，而不是两个透明锁存器同时传递数据。^{1, 2}

成立条件 针对负锁存器在前、正锁存器在后的理想主从连接。；要求满足建立保持、时钟边沿及内部竞争约束。

关联

互换主从透明相位会改变有效采样边沿

在同一主从原理下，将高电平透明锁存器置于主级、低电平透明锁存器置于从级，可得到负沿采样行为。有效边沿由主级关闭与从级开放的相位关系决定，不是由输出是否反相决定。^{1, 2}

成立条件 只比较满足相同相位隔离条件的主从连接。；输出逻辑极性与采样边沿是两个不同属性。

电路实现与代价

机制

传输门改善高电平传递但增加互补时钟负载

只用NMOS传输管时，高电平会受到阈值损失影响；改用互补CMOS传输门可恢复轨到轨传输条件，但需要正反时钟驱动更多栅极。电平完整性和时钟电容必须一起比较。^{1, 2}

成立条件 比较传统MOS传输管与传输门锁存器，保持相同供电和外部负载。；实际高电平、噪声容限与延迟仍受器件和工艺条件限制。

机制

弱反馈减少时钟开关数却引入写入强度条件

把受时钟控制的反馈开关换为弱反馈器件，可以降低时钟负载，但数据通路必须在目标工艺角上压过反馈，才能写入新状态。省掉时钟晶体管不等于没有鲁棒性代价。^{1, 2}

成立条件 针对有比或侧栓锁存器，不适用于所有静态锁存结构。；写入裕量需连同输入驱动能力、低电压和工艺扰动核验。

边界

C²MOS的容重叠能力仍要求足够快的时钟边沿

C²MOS用反相级的上拉和下拉隔离限制某些重叠通路，但时钟边沿过慢时，两类器件可能同时部分导通而破坏隔离。容忍一种相位重叠不能替代时钟斜率和输入保持检查。^{1, 2}

成立条件 针对书中C²MOS主从结构，不能把结论推广到任意钟控门。；不采用教材示例中的斜率比例作为所有工艺通用上限。

竞争与鲁棒性

边界

时钟反相器不是零延迟器件

本地产生的互补时钟会有有限传播时间；在某些传输门主从结构中，两个级的采样管会短暂同时导通，让新数据越过应保持的状态边界。内部竞争不能仅靠对外宣称边沿触发来排除。^{1, 2}

成立条件 是否产生贯通通路取决于具体晶体管连接和时钟跳变方向。；同时检查输入保持、最短传播路径与时钟转换速度。

边界

不重叠时钟可能使某些反馈节点暂时浮空

用不重叠相位避免输入到输出贯通时，必须另查反馈路径是否也被断开。若输入和反馈在这段窗口都关断，状态依赖节点电荷暂存，不能因为其他相位有反馈就把所有时刻都视为静态保持。¹

成立条件 此结论针对两相不重叠使数据和反馈开关都断开的伪静态结构。；不推广为所有两相时钟单元都含浮空节点。

边界

动态状态保持时间约束会限制停钟策略

动态主从元件靠节点电荷保持状态，漏电和耦合会使状态随停留时间失真。若系统要长时间减慢或停止时钟，须验证动态保持界限，或选用有反馈的静态化结构；不能只验证最高时钟频率。^{1, 2}

成立条件 保持界限由实际器件、节点电容、温度及噪声决定，本页不给通用最低频率。；供电中断的状态保持另见供电门控节点。

脉冲与实现选择

机制

脉冲锁存器的窄透明窗需要作为真实窗口建模

短脉冲驱动的锁存器在有限时间内仍然透明，不是数学意义的瞬时采样。共享脉冲发生器可分摊开销，但脉冲宽度、分布负载和工艺角会改变有效窗口，验证时需检查脉冲是否可靠产生及到达。^{1, 2}

成立条件 针对脉冲锁存器，不把它与所有主从触发器混为一类。；窗口宽度和边沿速率应在实际负载、工艺和环境下表征。

边界

TSPC减少时钟相位不代表消除动态节点约束

真单相钟控结构只需分布一个时钟相位，但内部仍可能包含动态节点和预充电过程。评估它时仍须检查节点耦合、电荷分享、时钟斜率和内部路径强度，不能把单相理解成不需要时序与噪声验证。¹

成立条件 指教材中的动态TSPC实现；不宣称所有单相单元均为同一电路。；各晶体管数和速度取决于具体实现，本条不引用跨工艺性能倍数。

出处

2 本教材 · 22 处引用

1
数字集成电路：电路、系统与设计（第2版）
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić
- 第 7 章；；PDF pp.261–262，第 239–240 页 支持：不同教材的触发器术语需要先映射再比较
- 第 7 章式(7.3)，图7.6–7.7；；PDF pp.263–264，第 241–242 页 支持：多路开关型锁存器用互斥的数据与反馈通路实现保持
- 第 7 章图7.9–7.10；；PDF pp.264–265，第 242–243 页 支持：主从结构用相反透明相位隔开输入与输出
- 第 7 章§7.2.3；；PDF pp.265，第 243 页 支持：互换主从透明相位会改变有效采样边沿
- 第 7 章图7.7–7.8；；PDF pp.264，第 242 页 支持：传输门改善高电平传递但增加互补时钟负载
- 第 7 章图7.13；；PDF pp.267，第 245 页 支持：弱反馈减少时钟开关数却引入写入强度条件
- 第 7 章图7.26–7.28；；PDF pp.274–276，第 252–254 页 支持：C²MOS的容重叠能力仍要求足够快的时钟边沿
- 第 7 章图7.15；；PDF pp.268，第 246 页 支持：时钟反相器不是零延迟器件
- 第 7 章图7.16；；PDF pp.268–269，第 246–247 页 支持：不重叠时钟可能使某些反馈节点暂时浮空
- 第 7 章图7.23–7.25；；PDF pp.273–274，第 251–252 页 支持：动态状态保持时间约束会限制停钟策略
- 第 7 章图7.35–7.36；；PDF pp.280–281，第 258–259 页 支持：脉冲锁存器的窄透明窗需要作为真实窗口建模
- 第 7 章图7.30–7.34；；PDF pp.277–280，第 255–258 页 支持：TSPC减少时钟相位不代表消除动态节点约束
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2
CMOS超大规模集成电路设计（第4版）
- 第 10 章§10.2，图10.1；；PDF pp.627–628，第 319–320 页 支持：不同教材的触发器术语需要先映射再比较
- 第 10 章§10.3.1，图10.17；；PDF pp.642–643，第 332–333 页 支持：多路开关型锁存器用互斥的数据与反馈通路实现保持
- 第 10 章图10.2–10.3；；PDF pp.628–629，第 320–321 页 支持：主从结构用相反透明相位隔开输入与输出
- 第 10 章§10.3.2，图10.19；；PDF pp.644，第 334 页 支持：互换主从透明相位会改变有效采样边沿
- 第 10 章图10.17(a)–(b)；；PDF pp.642，第 332 页 支持：传输门改善高电平传递但增加互补时钟负载
- 第 10 章图10.17(i)–(k)；；PDF pp.643，第 333 页 支持：弱反馈减少时钟开关数却引入写入强度条件
- 第 10 章图10.20(c)；；PDF pp.644–645，第 334–335 页 支持：C²MOS的容重叠能力仍要求足够快的时钟边沿
- 第 10 章图10.20；；PDF pp.644–645，第 334–335 页 支持：时钟反相器不是零延迟器件
- 第 10 章§10.1、10.3.1；；PDF pp.627、642，第 319、332 页 支持：动态状态保持时间约束会限制停钟策略
- 第 10 章图10.22–10.23；；PDF pp.645–646，第 335–336 页 支持：脉冲锁存器的窄透明窗需要作为真实窗口建模
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关键参数

常见误区

采样与反馈

#不同教材的触发器术语需要先映射再比较

#多路开关型锁存器用互斥的数据与反馈通路实现保持

#主从结构用相反透明相位隔开输入与输出

#互换主从透明相位会改变有效采样边沿

电路实现与代价

#传输门改善高电平传递但增加互补时钟负载

#弱反馈减少时钟开关数却引入写入强度条件

#C²MOS的容重叠能力仍要求足够快的时钟边沿

竞争与鲁棒性

#时钟反相器不是零延迟器件

#不重叠时钟可能使某些反馈节点暂时浮空

#动态状态保持时间约束会限制停钟策略