时钟树综合

Clock Tree Synthesis（CTS）也称时钟树

从时钟源到寄存器时钟端构建受控延迟、偏斜、转换时间和功耗的物理分布网络。

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速览

约 1 分钟

CTS按接收端位置和负载插入缓冲器、反相器或门控单元，使同一时钟边沿在芯片各处以可接受的差异到达。

系统理解

约 2 分钟

时钟树综合读取已放置的时序单元、时钟定义和物理规则，进行接收端聚类、拓扑选择、缓冲/尺寸优化与布线约束。插入延迟描述源到接收端的延迟，偏斜描述不同接收端之间的差；正负偏斜对建立和保持的影响相反。CTS还需控制转换时间、占空比、门控检查、PVT变化和时钟功耗，并在详细布线后依据提取寄生重新优化。

位于布局布线中段，结果直接进入建立/保持分析和后续布线优化。

公式提示

接收端i与j之间的局部偏斜Tskew,ij=tclk,i−tclk,j；其符号对建立和保持裕量的影响取决于发射端与捕获端的相对到达时间。

关键参数

关键参数
参数	单位	含义
插入延迟	s	从定义的时钟源到接收端时钟脚的传播延迟
局部偏斜	s	具有时序关系的发射与捕获接收端到达时间差
时钟转换时间	s	时钟边沿从低到高或高到低的过渡时间
时钟功耗	W	时钟网络缓冲和高活动互连产生的动态功耗

常见误区

认为目标是让时钟延迟为零，而不是让延迟和偏斜可控
认为偏斜越小越好且不需要同时检查建立与保持
混淆时钟偏斜、源抖动和局部转换时间
认为CTS结束后不再需要寄生提取和时序迭代

工程深入

12 条结论

时钟源、接收端与网络目标

定义

CTS构建从时钟源到时序接收端的物理网络

CTS根据已放置的寄存器、锁存器、门控单元等接收端，插入时钟缓冲和互连，使有效边沿在规定延迟、偏斜和转换时间内到达。^{1, 2}

成立条件 时钟源、派生关系和接收端集合必须正确；特殊宏时钟脚和测试时钟需纳入模式定义

边界

插入延迟与偏斜不是同一个指标

插入延迟测量时钟源到单个接收端的延迟，偏斜测量相关接收端之间的到达差；两个接收端都很晚到仍可能具有很小偏斜。^{1, 2}

成立条件 偏斜应按真实发射—捕获关系评价；系统接口还可能关注源延迟与绝对相位

公式

局部偏斜是相关接收端到达时间之差

发射端和捕获端的时钟到达差直接进入建立与保持公式；全局最大偏斜不能替代对真实时序端点对的局部检查。^{1, 2}

Tskew,ij = tclk,j - tclk,i

Tskew,ij: 接收端i到j的局部偏斜，单位 s
tclk,i: 时钟到达发射接收端i的时间，单位 s
tclk,j: 时钟到达捕获接收端j的时间，单位 s

成立条件 i和j应具有有效时序关系；符号按捕获端相对发射端定义

拓扑、缓冲与负载平衡

机制

接收端聚类限制每级负载和几何跨度

CTS把物理相近或时序相关的接收端分组，再逐级建立分支，使每个驱动级面对可控的电容、扇出和线长。^{1, 2}

成立条件 仅按距离聚类可能忽略关键时序关系；宏阻挡和布线层会改变可行分支

机制

树、脊柱和网格在功耗与鲁棒性间权衡

平衡树以较少金属和缓冲控制路径差，脊柱适合条带状分布，网格用冗余导体降低局部差异但消耗更大电容和布线资源。^{1, 2}

成立条件 拓扑选择取决于芯片尺寸、接收端分布和频率；混合网络可在关键区域使用不同策略

机制

缓冲级数和尺寸共同控制转换与延迟

长时钟网络通过分级缓冲驱动大电容；过弱驱动造成慢边沿，过强或过密缓冲增加输入负载、面积和动态功耗。^{1, 2}

成立条件 缓冲器需来自允许的时钟单元集合；布线RC和接收端电容需与当前物理阶段一致

时序、抖动与波形质量

边界

有用偏斜改善一类路径时可能伤害另一类路径

故意让捕获时钟稍晚可增加某些建立预算，但会减少对应保持裕量，并可能改变相邻路径关系；有用偏斜必须在多角端点集合上共同验证。^{1, 2}

成立条件 偏斜调整不能掩盖错误路径例外；修改后需复查建立、保持和测试模式

边界

偏斜、抖动和不确定度来源不同

偏斜描述同一边沿在不同接收端的空间到达差，抖动描述时钟边沿相对理想时刻的周期变化；STA中的不确定度可包含抖动和建模余量。^{1, 2}

成立条件 分析报告应区分确定性偏差与随机变化；源抖动与分布网络引入的变化需按时钟结构传播

机制

转换时间和占空比影响接收单元行为

过慢时钟边沿增加单元延迟与短路电流，非对称上升下降路径会扭曲占空比；CTS需分别约束高低转换和脉宽。^{1, 2}

成立条件 脉冲锁存和双边沿结构对占空比更敏感；库中的最小脉宽与转换限制需进入检查

门控、变化与功耗

机制

时钟门控应使用无毛刺控制结构

集成门控单元在安全相位锁存使能后控制时钟分支，避免普通组合门在有效边沿附近产生窄脉冲或多余边沿。^{1, 2}

成立条件 门控使能需要门控时序检查；测试与扫描模式通常需要可控旁路

边界

工艺与供电变化会破坏名义平衡

几何对称的分支在局部工艺、温度、供电和负载变化下仍可能产生不同延迟；CTS需在多个角和提取寄生下评估偏斜。^{1, 2}

成立条件 变化模型需与签核方法一致；共同路径与独立分支的变化相关性不同

关联

CTS是布局、布线与STA之间的反馈环

CTS依赖接收端位置建立网络，结果改变建立保持裕量和布线拥塞；详细布线后的寄生又会改变时钟到达，需要重新分析和修复。^{1, 2}

成立条件 时钟网络应采用专用布线与屏蔽规则；修复结果需覆盖功能和测试模式

布局布线属于：CTS是物理实现流程的核心阶段。

静态时序分析影响：时钟到达和偏斜直接进入建立保持分析。

出处

2 本教材 · 2 处引用

1
CMOS超大规模集成电路设计（第4版）
- 第 13 章 §13.4，第 482–493，页 支持：CTS构建从时钟源到时序接收端的物理网络；插入延迟与偏斜不是同一个指标；局部偏斜是相关接收端到达时间之差；接收端聚类限制每级负载和几何跨度；树、脊柱和网格在功耗与鲁棒性间权衡；缓冲级数和尺寸共同控制转换与延迟；有用偏斜改善一类路径时可能伤害另一类路径；偏斜、抖动和不确定度来源不同；转换时间和占空比影响接收单元行为；时钟门控应使用无毛刺控制结构；工艺与供电变化会破坏名义平衡；CTS是布局、布线与STA之间的反馈环
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2
数字集成电路：电路、系统与设计（第2版）
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić
- 第 10 章 §§10.3、10.6，第 361–379、396–400 页 支持：CTS构建从时钟源到时序接收端的物理网络；插入延迟与偏斜不是同一个指标；局部偏斜是相关接收端到达时间之差；接收端聚类限制每级负载和几何跨度；树、脊柱和网格在功耗与鲁棒性间权衡；缓冲级数和尺寸共同控制转换与延迟；有用偏斜改善一类路径时可能伤害另一类路径；偏斜、抖动和不确定度来源不同；转换时间和占空比影响接收单元行为；时钟门控应使用无毛刺控制结构；工艺与供电变化会破坏名义平衡；CTS是布局、布线与STA之间的反馈环
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公式提示

关键参数

常见误区

时钟源、接收端与网络目标

#CTS构建从时钟源到时序接收端的物理网络

#插入延迟与偏斜不是同一个指标

#局部偏斜是相关接收端到达时间之差

拓扑、缓冲与负载平衡

#接收端聚类限制每级负载和几何跨度

#树、脊柱和网格在功耗与鲁棒性间权衡

#缓冲级数和尺寸共同控制转换与延迟

时序、抖动与波形质量

#有用偏斜改善一类路径时可能伤害另一类路径

#偏斜、抖动和不确定度来源不同

#转换时间和占空比影响接收单元行为

门控、变化与功耗

#时钟门控应使用无毛刺控制结构

#工艺与供电变化会破坏名义平衡

#CTS是布局、布线与STA之间的反馈环

CMOS超大规模集成电路设计（第4版）

数字集成电路：电路、系统与设计（第2版）

CTS构建从时钟源到时序接收端的物理网络

插入延迟与偏斜不是同一个指标

局部偏斜是相关接收端到达时间之差

接收端聚类限制每级负载和几何跨度

树、脊柱和网格在功耗与鲁棒性间权衡

缓冲级数和尺寸共同控制转换与延迟

有用偏斜改善一类路径时可能伤害另一类路径

偏斜、抖动和不确定度来源不同

转换时间和占空比影响接收单元行为

时钟门控应使用无毛刺控制结构

工艺与供电变化会破坏名义平衡

CTS是布局、布线与STA之间的反馈环