参考时钟与展频时钟

Reference Clock and Spread-Spectrum Clocking（Refclk / SSC）也称参考时钟、展频时钟、扩频时钟、common refclk、SRNS、SRIS、spread spectrum clocking

参考时钟为发送PLL、接收CDR和协议定时提供频率基准，SSC以受控低频调制分散谱线能量来降低峰值EMI，但同时扩大瞬时频偏和跟踪负担。

专深出处 3 份资料

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速览

约 1 分钟

高速链路常用较低频参考时钟倍频产生数据率。SSC让这个参考频率缓慢上下变化，把集中在单一频点的能量摊开，降低频谱峰值；它不是减少总能量。若收发两端共用同一SSC，许多频率变化会共同跟踪；若各自使用独立SSC，相对频偏可能明显增大。

系统理解

约 3 分钟

参考时钟经过TX PLL倍频生成串行码元时钟，也可能供接收CDR、数字逻辑和协议状态机使用。其频率精度、相位噪声、占空比、摆幅、共模、端接、启动稳定时间和失效行为分别影响锁定、输出抖动与链路训练。参考时钟存在不等于已经满足所有电气和相噪要求。

SSC以规定调制波形、调制率和频偏深度缓慢改变时钟频率，使窄带谱线能量分散到频带，降低某些EMI测量的峰值。向下展频避免超过标称最高频率，但最小频率和累计相位偏移增大；CDR、PLL、弹性缓存和测试时钟恢复必须能跟踪相应变化。

公共参考时钟让链路两端共享同一频率调制，相关相位噪声可部分相消，但路径时延和PLL响应不匹配仍留下残差。独立参考时钟无共享基准；SRIS还允许双方独立SSC，使最坏相对频率偏差由两端误差和调制共同决定，需要更强的CDR、SKP补偿和缓冲管理。

验证应分别检查Refclk电气质量、频率/相位噪声、SSC profile、PLL输出、数据TIE、CDR跟踪和协议弹性缓存。示波器若使用不匹配的恢复带宽，可能把SSC错误计入抖动或错误滤除；结论必须记录clock topology、SSC开关、ppm、调制率、同步关系与测试参考。

承接振荡器、PLL、CDR和SerDes，向后连接SSC测量、抖动传递、PCIe等接口时钟拓扑、EMI与弹性缓存。

公式提示

频偏ppm=10⁶·(f−f0)/f0；若标称100 MHz向下展频5000 ppm，最低频率为100 MHz·(1−0.005)=99.5 MHz。具体许可值必须取自对应接口版本。

关键参数

关键参数
参数	单位	含义
标称频率、精度与瞬时频偏	Hz / ppm	决定PLL捕获和两端相对速率
相位噪声、积分抖动与带宽	dBc/Hz / s / Hz	决定倍频后时序噪声
SSC深度、调制率与profile	ppm / Hz / —	决定频谱扩展和跟踪压力
Common、SRNS与SRIS拓扑	—	决定两端参考相关性
锁定、SKP与弹性缓存	s / count / byte	吸收频率差并维持协议连续性

常见误区

认为SSC降低了时钟总能量而不是分散谱线
把公共Refclk与独立Refclk/SRIS的频偏预算混用
只看平均频率而忽略瞬时ppm和累计相位
认为两端共用参考时钟即可完全抵消所有抖动
测试SSC数据时不记录恢复时钟带宽和同步方式

工程深入

16 条结论 · 1 道例题

参考时钟作用

定义

参考时钟是频率基准而非理想无噪声时间

低频Refclk经PLL倍频生成高速码元时钟，其频偏与相位噪声会经过环路传递到发送数据和接收时序。^{1, 2}

成立条件 PLL输入和输出路径明确；相位噪声按同一参考积分

机制

TX PLL把参考频率倍频到线路码元率

参考时钟经过PFD、环路滤波、VCO和分频闭环产生高速时钟；倍频关系不消除输入相位噪声和电源耦合。^{1, 2}

成立条件 PLL已锁定；分频与数据率配置一致

边界

频率精度合格不代表相位噪声合格

平均ppm只限制长期频率偏差，不能说明近载波相噪、周期抖动、积分抖动、占空比和电气摆幅。^{1, 2}

成立条件 分别测频率与相位噪声；使用接口规定积分带宽

边界

时钟稳定时序是链路训练前提

参考时钟到达、幅度稳定和PLL锁定必须满足协议上电顺序；运行中消失会使数据率和状态机失去共同时间基准。^{2, 3}

成立条件 上电与复位顺序明确；监测clock loss与PLL lock

SSC原理与代价

定义

SSC用频率调制分散窄带谱线

低频三角形或规定profile让瞬时频率围绕或低于标称值变化，降低某些频谱分辨带宽内的峰值能量。^{1, 2}

成立条件 调制率和深度符合接口；EMI接收机分辨带宽已知

边界

SSC不减少总能量

展频主要把能量从单一谱线摊到邻近频带，峰值下降不等于总辐射功率或所有EMI频段必然下降。^{1, 2}

成立条件 比较相同输出功率；考虑系统天线和耦合路径

机制

向下展频避免超过标称最高频率

瞬时频率从标称值向下偏移可降低超频风险，但同时增大最低频率偏差和累计相位变化。^{1, 2}

成立条件 接口采用down-spread；标称频率定义清楚

公式

5000 ppm向下展频使100 MHz最低到99.5 MHz

ppm是相对频率偏差的百万分比；5000 ppm等于0.5%，教学计算得到0.5 MHz偏移。^{1, 2}

Δf=f0·5000×10⁻⁶=0.5 MHz; fmin=100−0.5=99.5 MHz

f0: 标称参考频率，单位 MHz
Δf: 最大向下频偏，单位 MHz

成立条件 示例假设单向−5000 ppm；忽略晶振静态精度

例题：动手算一次教学假设，可复算

100 MHz参考时钟采用−5000 ppm向下SSC，最低瞬时频率是多少？

已知

f0=100 MHz
SSC depth=−5000 ppm=−0.005

步骤

Δf=100×0.005=0.5 MHz，把ppm换成比例。
fmin=100−0.5=99.5 MHz，向下展频从标称频率扣除。

结果最低瞬时频率为99.5 MHz。

平均或瞬时频率预算必须容纳SSC偏移。

不能外推到 这是教学假设；具体协议可能采用不同深度、调制率、中心/向下profile及附加静态频差。

时钟拓扑

定义

Common Refclk让两端共享同一频率调制

根端和端点由同一参考源派生时，SSC与部分低频相位变化具有相关性，可降低两端相对频差。^{2, 3}

成立条件 参考源确实公共；分配路径和PLL响应已知

边界

公共参考不会完全抵消时钟噪声

路径时延、缓冲器噪声和两端PLL传递不同会把相关输入转化为残余相对相位误差。^{1, 2}

成立条件 考虑实际分配网络；两端PLL响应不假定完全相同

定义

独立Refclk使两端频率误差直接相加

收发两端使用独立晶振时，最坏相对数据率需组合双方静态精度、漂移和可能的调制差异。^{2, 3}

成立条件 两端时钟无同步关系；按最坏方向组合ppm

机制

SRIS允许双方独立SSC并扩大瞬时相对频偏

独立调制的profile可在相反相位达到最大差异，因此CDR、SKP有序集和弹性缓存承担更大速率补偿。^{2, 3}

成立条件 协议与器件明确支持SRIS；验证最坏调制相位组合

系统验证

关联

弹性缓存吸收长期收发速率差

协议通过插入或删除规定空闲/SKP单元维持缓存水位；补偿速率不足会导致上溢、下溢或数据中断。^{2, 3}

成立条件 协议允许速率补偿单元；缓存深度和最大间隔已知

边界

错误的恢复带宽会误判SSC为抖动

分析CDR若不能跟踪规定SSC，低频频率调制会以巨大TIE进入结果；带宽过宽又可能把应测抖动滤掉。^{1, 2}

成立条件 测量目的明确是跟踪还是观察SSC；记录PLL阶数和带宽

机制

SSC profile要同时检查深度、速率与斜率

仅测平均ppm会遗漏调制频率、波形不连续和变化率异常，这些异常可能激励PLL或CDR并增加数据抖动。^{1, 2}

成立条件 长记录覆盖多个调制周期；频率趋势而非单点计数

边界

Refclk签核必须从引脚延伸到数据与协议

应把参考输入电气质量、PLL输出、数据TIE、CDR跟踪、BER和弹性缓存状态关联，单独一张时钟频谱不能证明链路可靠。^{2, 3}

成立条件 统一拓扑、SSC与PVT配置；保存跨层同步日志

出处

3 份资料 · 3 处引用

1
Clock Recovery Primer, Part 2
Tektronix · 2024
- Web，clock-recovery loop behavior, DDJ interaction, sinusoidal jitter tolerance and SSC sections 支持：参考时钟是频率基准而非理想无噪声时间；TX PLL把参考频率倍频到线路码元率；频率精度合格不代表相位噪声合格；SSC用频率调制分散窄带谱线；SSC不减少总能量；向下展频避免超过标称最高频率；5000 ppm向下展频使100 MHz最低到99.5 MHz；公共参考不会完全抵消时钟噪声；错误的恢复带宽会误判SSC为抖动；SSC profile要同时检查深度、速率与斜率
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2
PolarFire SoC PCIe Reference Clock
Microchip Technology · 2025
- Online documentation §1.1.4 Reference Clock 支持：参考时钟是频率基准而非理想无噪声时间；TX PLL把参考频率倍频到线路码元率；频率精度合格不代表相位噪声合格；时钟稳定时序是链路训练前提；SSC用频率调制分散窄带谱线；SSC不减少总能量；向下展频避免超过标称最高频率；5000 ppm向下展频使100 MHz最低到99.5 MHz；Common Refclk让两端共享同一频率调制；公共参考不会完全抵消时钟噪声；独立Refclk使两端频率误差直接相加；SRIS允许双方独立SSC并扩大瞬时相对频偏；弹性缓存吸收长期收发速率差；错误的恢复带宽会误判SSC为抖动；SSC profile要同时检查深度、速率与斜率；Refclk签核必须从引脚延伸到数据与协议
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3
Separate Reference Clock with Independent SSC (SRIS)
Intel · 2022
- Datasheet，Separate Reference Clock with Independent SSC section 支持：时钟稳定时序是链路训练前提；Common Refclk让两端共享同一频率调制；独立Refclk使两端频率误差直接相加；SRIS允许双方独立SSC并扩大瞬时相对频偏；弹性缓存吸收长期收发速率差；Refclk签核必须从引脚延伸到数据与协议
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公式提示

关键参数

常见误区

参考时钟作用

#参考时钟是频率基准而非理想无噪声时间

#TX PLL把参考频率倍频到线路码元率

#频率精度合格不代表相位噪声合格

#时钟稳定时序是链路训练前提

SSC原理与代价

#SSC用频率调制分散窄带谱线

#SSC不减少总能量

#向下展频避免超过标称最高频率

#5000 ppm向下展频使100 MHz最低到99.5 MHz

已知

步骤

时钟拓扑

#Common Refclk让两端共享同一频率调制

#公共参考不会完全抵消时钟噪声

#独立Refclk使两端频率误差直接相加

#SRIS允许双方独立SSC并扩大瞬时相对频偏

系统验证

#弹性缓存吸收长期收发速率差

#错误的恢复带宽会误判SSC为抖动

#SSC profile要同时检查深度、速率与斜率

#Refclk签核必须从引脚延伸到数据与协议

Clock Recovery Primer, Part 2

PolarFire SoC PCIe Reference Clock

Separate Reference Clock with Independent SSC (SRIS)

参考时钟是频率基准而非理想无噪声时间

TX PLL把参考频率倍频到线路码元率

频率精度合格不代表相位噪声合格

时钟稳定时序是链路训练前提

SSC用频率调制分散窄带谱线

SSC不减少总能量

向下展频避免超过标称最高频率

5000 ppm向下展频使100 MHz最低到99.5 MHz

Common Refclk让两端共享同一频率调制

公共参考不会完全抵消时钟噪声

独立Refclk使两端频率误差直接相加

SRIS允许双方独立SSC并扩大瞬时相对频偏

弹性缓存吸收长期收发速率差

错误的恢复带宽会误判SSC为抖动

SSC profile要同时检查深度、速率与斜率

Refclk签核必须从引脚延伸到数据与协议