SerDes高速链路：从收发机到误码证明
并串转换 → 通道 → FFE/CTLE/DFE → CDR与判决 → BERT → 置信度与FEC边界
- 适合：
- 需要系统理解芯片间高速接口架构、均衡训练与接收机测试的芯片、封装、硬件和测试学习者
- 学完你能：
- 能画出SerDes端到端数据和时钟路径，计算线路与有效吞吐，按通道游标选择并审查均衡，最后用可复现码型、错误位置和统计置信度判断链路，而不是只看一张开放眼图。
- 预计：
- 约 6–10 小时
从并行逻辑到有损串行通道
必学7 站建立PLL、串行器、差分驱动、封装/PCB通道、接收前端、CDR、判决和解串的完整链路，并区分线路速率与有效载荷。
- 1数字逻辑基础用离散逻辑值、组合函数和受时钟约束的状态元件表达计算、控制与记忆。
- 2锁相环专深PLL比较参考相位与分频反馈相位，经PFD、电荷泵和环路滤波调节VCO，使输出频率与相位按规定比例跟随参考。
- 3参考时钟与展频时钟专深参考时钟为发送PLL、接收CDR和协议定时提供频率基准，SSC以受控低频调制分散谱线能量来降低峰值EMI，但同时扩大瞬时频偏和跟踪负担。
- 4高速串行收发器专深SerDes把芯片内部并行数据映射为少量高速差分串行通道，并在接收端完成模拟前端、时钟恢复、判决、解串与协议对齐。
- 5时钟数据恢复专深CDR利用串行数据跃迁估计码元频率和采样相位，并以受控环路让采样时刻跟踪允许的低频漂移而不过度跟随高频抖动。
- 6传输线专深传输线用沿长度连续分布的电感、电容、电阻和漏导描述信号传播，使电压电流成为位置与时间的函数，并解释延迟、反射、驻波和阻抗变换。
- 7先进封装进阶通过高密度横向或垂直互连，把多个裸片、晶圆、无源器件和不同工艺平台集成为一个系统级封装的技术集合。
从通道记忆到均衡与训练
必学4 站用S参数和脉冲游标解释ISI，比较TX FFE、CTLE、RX FFE与DFE的收益和代价，再审查多初值、PVT与训练码型下的收敛。
从开放眼图到可置信误码证明
必学7 站用PRBS、受压接收机、环回和错误位置分析验证真实判决，并把零错误比特数、测试时间、pre/post-FEC及突发统计写入结论。
- 12PAM4 四电平信号专深PAM4用四个幅度电平在每个码元中承载两bit，以更低码元率传输相同bit率，但付出更小电平间距、更复杂线性和错误分析代价。
- 13误码率与 BERT 测试专深BER是错误比特数与已比较总比特数之比；BERT用已知码型、精确定时和错误检测，在规定置信度、压力与FEC边界下验证端到端数字链路。
- 14前向纠错专深FEC在发送数据中加入结构化冗余，使接收端无需重传即可检测并纠正规定范围的错误，并以开销、延迟、功耗和失效门限换取更低残留误码。
- 15高速接收机容限与合规测试专深接收机容限测试在规定参考面生成并校准标准允许的最坏受压信号，再以DUT的BER、训练和恢复能力判断其是否满足接口合规。
- 16接收机灵敏度专深接收机灵敏度是在明确带宽、温度、调制、数据率及BER/PER门限后，接收机仍能可靠恢复信息的最低输入信号功率。
- 17可靠性基础产品在规定任务时间和使用条件下持续完成规定功能的概率能力，以及围绕失效机制建立的设计、试验、统计与改进闭环。
- 18ATE基础按测试程序向待测器件施加精确定时的激励并测量响应，完成判定、分档、追踪与量产数据回传的自动化测试系统。
学完之后
可以顺着下面这几条继续。
PAM4 与接收机合规：从三眼到纠错边界16 站基础 – 专深基础–专深
浏览全部学习路线四电平映射 → 三眼与SER → pre-FEC错误 → RS-FEC → 受压眼校准 → 抖动容限
高速链路时钟闭环：从 CDR 到 SSC13 站基础 – 专深基础–专深数据跃迁 → 频率捕获 → 相位锁定 → 抖动容限/传递/生成 → Refclk与SSC拓扑
高速信号完整性：从阻抗到眼图18 站进阶 – 专深进阶–专深分布通道 → 反射定位 → 校准去嵌 → 眼图 → 抖动与BER边界