高速串行收发器
Serializer/Deserializer（SerDes）也称 串行器/解串器、高速串行接口、serializer、deserializer、serial transceiver
SerDes把芯片内部并行数据映射为少量高速差分串行通道，并在接收端完成模拟前端、时钟恢复、判决、解串与协议对齐。
速览
约 1 分钟SerDes不是单独一个并串转换器，而是一条完整物理层：发送PLL产生高速时钟，串行器和驱动器输出经FFE整形的波形；通道带来损耗、反射和串扰；接收端再用CTLE、时钟恢复、判决器和DFE恢复比特。任何一环的裕量不足都可能表现为误码。
系统理解
约 3 分钟发送端先把较宽并行字按规定编码、扰码和lane顺序送入串行器，高速PLL把低速参考倍频到码元时钟，差分驱动器以规定摆幅、共模和终端向通道发射。发射FFE用当前、前游标和后游标抽头预先改变脉冲，使通道低通响应后更接近目标判决波形；预加重不是无代价放大，高频能量、串扰、功耗和输出摆幅都受限制。
通道由封装、PCB、过孔、连接器和线缆共同构成。插入损耗、回波损耗、串扰、模式转换与群时延改变脉冲响应并产生ISI。接收端CTLE先做线性频谱补偿，CDR从数据跃迁恢复采样相位，判决器在该相位和阈值上输出符号，DFE利用过去判决抵消后游标ISI。因为内部节点通常不可探测，接收机是需要用受压信号、环回、误码和模型间接验证的黑盒。
协议层还要完成字边界、lane deskew、极性、扰码、编码和训练状态。链路训练让两端交换能力或预设并调整TX FFE和RX均衡；找到低误码设置后才进入正常工作。训练成功只是特定初始化和环境下的结果，温度、电压、器件差异、通道变化和初始条件都可能改变收敛。
可信SerDes验证应分开TX合规、通道S参数、RX受压容限、CDR跟踪、均衡训练、BER/FEC和协议恢复。示波器眼图可观察可访问节点，BERT验证端到端判决，协议分析检查训练与帧；任一单项通过都不能替代系统闭环。
承接传输线、S参数、TDR、眼图、PLL和数字逻辑，向后连接链路均衡、BER测试、FEC、接口协议、封装与系统可靠性。
公式提示
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 比特率、码元率与lane数 | bit/s / baud / count | 决定串行物理带宽和总聚合吞吐 |
| TX摆幅、FFE抽头与终端 | V / — / Ω | 决定进入通道的差分脉冲 |
| 通道损耗、反射与串扰 | dB / — | 决定接收端ISI和噪声负担 |
| CTLE、DFE与CDR | dB / tap / Hz | 恢复幅度、消除历史相关失真并确定采样时刻 |
| BER、训练时间与FEC状态 | ratio / s / — | 连接物理裕量、初始化能力和业务可靠性 |
常见误区
- 把SerDes理解为只有并串/串并转换
- 认为发送眼图合格即可证明接收机和协议一定可靠
- 把链路训练一次成功当作全PVT和所有通道都收敛
- 忽略编码、lane对齐和环回对BER测试结果的影响
- 将内部参考接收机模型等同于真实芯片实现
工程深入
16 条结论 · 1 道例题端到端架构
接收、判决与解串
编码、lane与吞吐
聚合线路速率不等于有效载荷吞吐
4条25 Gbaud PAM4 lane原始速率200 Gb/s；仅扣除64b/66b编码后约193.94 Gb/s，尚未扣除FEC和协议。12
Rraw=4×25×2=200 Gb/s; Rpayload=200×64/66≈193.94 Gb/s
- Rpayload
- 仅扣编码后载荷速率，单位 Gb/s
成立条件 PAM4每码元2 bit；四lane同速；仅计算64b/66b开销
例题：动手算一次教学假设，可复算
4 lane、每lane 25 Gbaud PAM4并使用64b/66b，求原始和编码后速率。
已知
- Nlane=4
- Rsymbol=25 Gbaud
- M=4
- 效率=64/66
步骤
- Rraw=4×25×2=200 Gb/s，PAM4每码元2 bit。
- Rpayload=200×64/66≈193.94 Gb/s，扣除线路编码开销。
标称聚合线路速率高于可交付净载荷。
不能外推到 真实吞吐还需扣除FEC、包头、空闲、训练与流控。
训练、环回与黑盒验证
出处
3 份资料 · 3 处引用- 1
Overcoming Receiver Test Challenges in Gen4 I/O Applications
- Web §3.1–§3.3 equalization and link training; §4 FEC; §6.3–§6.4 stressed receiver test 支持：SerDes是并行逻辑与高速串行物理链路的双向边界；发送PLL把低速参考倍频为码元时钟；差分驱动器在摆幅、终端、边沿和功耗间取舍；通道把孤立符号扩展为跨多个UI的响应；接收模拟前端先处理幅度与频谱；CDR从数据跃迁估计采样频率与相位；判决器把连续电压映射为离散符号；正确bit之后仍需字边界与多lane对齐；码元率、调制阶数和lane数给出原始吞吐；扰码与编码改善频谱、跃迁和同步但产生开销；聚合线路速率不等于有效载荷吞吐；链路训练让两端协商速率并共同调整均衡；一次训练成功不能证明算法全局鲁棒；环回模式会改变真实数据路径；内部不可探测时需用受控压力间接定位；TX、通道、RX和协议必须分别签核再闭环
- 2
Green-box Testing: A Method for Optimizing High-speed Serial Links
- Application Report SLYT678 pp.1–4，TX FIR, CTLE, DFE and adaptive link optimization 支持：SerDes是并行逻辑与高速串行物理链路的双向边界；发送PLL把低速参考倍频为码元时钟；差分驱动器在摆幅、终端、边沿和功耗间取舍；通道把孤立符号扩展为跨多个UI的响应；接收模拟前端先处理幅度与频谱；CDR从数据跃迁估计采样频率与相位；判决器把连续电压映射为离散符号；正确bit之后仍需字边界与多lane对齐；码元率、调制阶数和lane数给出原始吞吐；扰码与编码改善频谱、跃迁和同步但产生开销；聚合线路速率不等于有效载荷吞吐；链路训练让两端协商速率并共同调整均衡；一次训练成功不能证明算法全局鲁棒；环回模式会改变真实数据路径；内部不可探测时需用受控压力间接定位；TX、通道、RX和协议必须分别签核再闭环
- 3
Advanced SerDes Debug with a BERT
- Web §1–§2.1，SerDes architecture, BERT loopback, error location and FEC 用于本页概述