先进封装
Advanced Packaging也称 异构集成、Chiplet封装、2.5D集成、3D集成、硅中介层、Fan-Out、TSV、heterogeneous integration
通过高密度横向或垂直互连，把多个裸片、晶圆、无源器件和不同工艺平台集成为一个系统级封装的技术集合。
速览
约 1 分钟用更高密度互连、更短路径与异构集成，把一颗或多颗芯片组装成系统级产品形态。
系统理解
约 2 分钟先进封装不只是『加个外壳』：倒装、2.5D/3D、硅中介层、扇出与 Chiplet 等技术，把带宽、功耗与外形尺寸优化前移到封装层。它让不同工艺节点的裸片协同工作，是延续系统性能的重要路径。与 OSAT、基板/中介层供应链紧密相关。主路径用它说明：芯片产品价值往往在封装集成后才完整释放。
产品化关键步骤：从合格管芯到可交付器件/模块。
公式提示
理想独立缺陷近似下，系统一次装配良率可写成Ysys≈Yassembly·∏Yi；实际还受已知良品筛选、共同缺陷、返修和冗余影响。
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 互连节距与带宽密度 | — | 决定单位边长或面积可提供的数据通路和布线压力 |
| 每比特能耗 | pJ/bit | 跨裸片传输单位数据的能量，受距离、接口和摆幅影响 |
| 已知良品率 | — | 进入装配前各裸片被充分筛选为合格的比例 |
| 结到环境热阻/热耦合 | K/W | 限定堆叠功率密度、热点与散热器路径 |
常见误区
- 把封装当成与电学无关的机械外壳
- 认为先进封装可以完全替代先进制程
工程深入
12 条结论 · 1 道例题系统目标与结构分类
系统拆分、良率与接口
系统良率由裸片和装配环节共同相乘
在独立失效的简化假设下，多裸片系统一次通过率近似为各裸片良率与装配良率的乘积；增加芯粒数量会增加必须同时成功的环节。12
Ysys ≈ Yassembly · ∏ᵢYi
- Ysys
- 系统一次装配通过率
- Yassembly
- 封装互连和装配良率
- Yi
- 第i颗裸片进入装配时的有效良率
成立条件 独立失效且不考虑返修、冗余和筛选误差；真实成本还需加入裸片面积、测试覆盖、已知良品和封装损失
例题：动手算一次教学假设，可复算
一个教学用多裸片系统由3颗裸片组成，进入装配时有效良率分别为95%、96%和97%，装配互连良率为98%；独立乘积模型下系统一次通过率是多少？
已知
- Y₁=0.95，Y₂=0.96，Y₃=0.97
- Yassembly=0.98
- 各环节失效近似独立
- 不计返修、冗余和测试误判
步骤
- ∏Yi=0.95×0.96×0.97=0.88464，先求三颗裸片同时有效的概率
- Ysys≈0.98×0.88464=0.86695，再乘入装配互连一次成功的概率
结果 系统一次通过率约86.7%。
每个局部良率都接近或高于95%，但多个必须同时成功的环节相乘后，系统一次通过率已明显下降。
不能外推到 该结果不包含相关缺陷、测试逃逸、已知良品置信度、返修、冗余和装配选择策略，不能直接作为量产成本或出货良率。
电热机械与可制造性
出处
3 本教材 · 3 处引用- 1
- 2
Integrated Circuit Fabrication: Science and Technology
- 第 11 章 §11.8，第 566–570 页 支持：先进封装用封装级互连重新组织系统；2.5D以转接板完成高密度横向连接；3D集成以垂直堆叠和层间互连为核心；Chiplet是可在封装中组合的功能裸片；异构集成允许各功能选择合适平台；系统良率由裸片和装配环节共同相乘；已知良品测试防止把昂贵装配浪费在坏裸片上；高密度并行接口用距离换带宽与能耗；垂直堆叠会把散热路径变成共享约束；细间距与薄结构会收紧机械工艺窗口；先进封装与芯片架构必须共同定义系统边界
- 3
集成电路三维系统集成与封装工艺
- 第6–8章，第 143–217 页 支持：先进封装用封装级互连重新组织系统；3D集成以垂直堆叠和层间互连为核心；TSV只是垂直导通结构而非完整封装；垂直堆叠会把散热路径变成共享约束；细间距与薄结构会收紧机械工艺窗口