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半导体开放世界

金属互连

Metal Interconnect（IC Interconnect）也称 片上互连、铜互连、多层互连、BEOL interconnect、on-chip wiring、metallization

由接触、通孔和多层导线把晶体管端口连接成电路，同时承担信号、电源、时钟与片上全局通信。

基础主路径「从硅到芯片」第 24 站出处 2 本教材
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速览

约 1 分钟

用多层金属与介质把晶体管连成电路网络。电阻、电容、串扰与电迁移共同限制速度、功耗与可靠性。

系统理解

约 2 分钟

后端互连把前端做好的器件『接线成系统』。先进逻辑多用铜双镶嵌与低 k 介质降低 RC；层数随设计复杂度增加。互连不仅是导线，也是时序、信号完整性与可靠性（电迁移、应力空洞）的主战场。CMP 平坦化为多层叠层提供几何基础。主路径到这一步，晶圆上才真正具备可测试的电路连通性。

制造后端枢纽：完成后进入晶圆测试与封装。

公式提示

均匀矩形导线R≈ρL/(WH)；分布RC延迟在简化模型中随ρ、介电常数和L²增加。实际值还包含尺寸效应、边缘电容、耦合、驱动电阻和重复器。

关键参数

关键参数
参数单位含义
RC 延迟ps–ns互连电阻与电容决定的时间常数
金属层数层可用布线层级

常见误区

  • 认为互连只是附属连线，对性能影响可忽略
  • 把层数增加等同于性能必然提升

工程深入

12 条结论 · 2 道例题

网络层级与电学对象

定义

金属互连是导线、接触、通孔和介质组成的三维网络

片上互连不仅包括水平金属线，还包括器件接触、层间通孔、层间介质、阻挡/衬垫和顶层端口；这些结构共同把独立晶体管连接成电路。12

成立条件 讨论晶圆上的片内互连，不含封装基板和PCB布线；具体层栈与材料随工艺平台变化

边界

局部、中间与全局互连承担不同距离任务

下层局部互连连接邻近器件并追求密度，上层较宽较厚的线路承担跨模块、时钟和电源等长距离任务；不能用同一几何和材料目标评价全部层级。12

成立条件 层级名称和数量依平台定义；全局线仍受通孔、驱动器和布局约束

公式

矩形导线电阻由有效截面和长度决定

均匀矩形导线的直流电阻随电阻率和长度增加、随宽度与厚度增加而减小；纳米线还会因表面、晶界和阻挡层占比使有效电阻率升高。12

R = ρL / (WH)

R
导线电阻，单位 Ω
ρ
有效电阻率，单位 Ω·m
L
导线长度，单位 m
W、H
导线宽度与厚度，单位 m

成立条件 均匀截面且忽略接触和频率效应的一级模型；ρ应使用结构的有效值而非直接套用块材值

公式

分布RC使长线延迟近似按长度平方增长

导线单位长度电阻和电容近似固定时，总R与总C都随长度增长，未插入重复器的简单分布RC延迟因此具有L²尺度。12

τRC ∝ r′c′L²

τRC
互连RC特征延迟，单位 s
r′
单位长度电阻，单位 Ω/m
c′
单位长度电容，单位 F/m
L
互连长度，单位 m

成立条件 均匀线、线性介质和简化RC模型；高速长线还可能需要RLC、驱动器、耦合和重复器模型

例题：动手算一次教学假设，可复算

均匀未加重复器互连的r′=80 Ω/mm、c′=200 fF/mm；用τscale=r′c′L²定义教学RC尺度时，L=5 mm与10 mm分别是多少？

已知

  1. r′=80 Ω/mm
  2. c′=200 fF/mm=200×10⁻¹⁵ F/mm
  3. L₁=5 mm
  4. L₂=10 mm
  5. 只比较分布RC的长度平方尺度

步骤

  1. τscale,5=80×200×10⁻¹⁵×5²=4.00×10⁻¹⁰ s=400 ps，单位mm在r′、c′和L²中相消
  2. τscale,10=80×200×10⁻¹⁵×10²=1.60×10⁻⁹ s=1.60 ns，长度翻倍后平方项增至四倍
  3. τscale,10/τscale,5=(10/5)²=4，比值不依赖本例是否采用额外波形系数
结果 5 mm线的教学RC尺度为400 ps，10 mm线为1.60 ns，长度翻倍使尺度增至4倍。

长全局线不能只靠更快晶体管解决，分层布线、增宽、低k和重复器都用于改变互连主导延迟。

不能外推到 τscale不是某个接收端的精确50%延迟；真实结果需加入驱动/负载、分布网络系数、耦合、过孔、重复器及必要时的RLC效应。

镶嵌、阻挡与低k整合

机制

铜镶嵌先刻介质再填金属

铜难以用常规等离子体获得易挥发刻蚀产物，因此先在介质中定义沟槽和通孔，再沉积阻挡/籽晶、电镀铜并用CMP去除表面过填。12

成立条件 描述典型铜镶嵌路线；铝减法刻蚀或其他金属体系可采用不同图形化方法

机制

双镶嵌把通孔与导线纳入一次金属填充

双镶嵌通过两次图形定义在介质中形成相连的通孔和沟槽，随后一次阻挡/籽晶、电镀和CMP形成垂直与水平互连。12

成立条件 刻蚀次序和硬掩模栈有多种变体；通孔底部残留、轮廓和对准仍需分别控制

边界

阻挡层保护器件但压缩有效铜截面

Ta/TaN等层抑制铜向介质和硅扩散并改善界面，但其导电率低于铜且厚度难同比缩小，尺寸越小越会占据更大截面比例。12

成立条件 具体材料和厚度依可靠性与沉积覆盖能力；不能只按块材电阻率比较候选互连金属

边界

低k降低电容但削弱整合裕量

降低介质极化率或引入孔隙可减少线间电容，但往往降低机械强度、热稳定性和等离子体/CMP耐受性，并增加吸湿和界面损伤风险。12

成立条件 k值必须与完整材料和工艺栈一起评价；更低k不自动等于更低芯片延迟或更高良率

可靠性、缩放与设计闭环

机制

电迁移把电子动量传给金属原子

高电流密度下，电子流推动金属原子沿扩散路径迁移，物质耗尽区可形成空洞和开路，堆积区可形成丘状物并造成短路。12

成立条件 主导路径依材料、晶粒、界面和温度而变；电迁移不是纯粹由总电流决定

公式

Black经验式连接电流密度、温度与寿命

互连平均失效时间常用电流密度幂律与热激活项拟合；较高电流密度和温度通常缩短寿命，但指数和激活能必须由对应材料与失效机理标定。12

MTTF = A·J^(−n)·exp(Ea/kT)

MTTF
平均失效时间，单位 s
J
电流密度，单位 A/cm²
n
电流密度指数
Ea
有效激活能，单位 eV
T
绝对温度，单位 K

成立条件 经验外推要求加速试验与使用条件具有一致失效机理；A、n和Ea不是跨平台通用常数

例题：动手算一次教学假设，可复算

同一互连与同一失效机理下，若加速条件为Jstress=1.2 MA/cm²、Tstress=423 K，使用条件为Juse=0.8 MA/cm²、Tuse=373 K，并暂取n=2、Ea=0.8 eV，Black模型给出的寿命比MTTFuse/MTTFstress约为多少？

已知

  1. Jstress=1.2 MA/cm²，Juse=0.8 MA/cm²
  2. Tstress=423 K，Tuse=373 K
  3. n=2，Ea=0.8 eV
  4. k=8.617×10⁻⁵ eV/K，A在同一结构比值中约去

步骤

  1. (Juse/Jstress)^(−n)=(0.8/1.2)⁻²=2.25，先求降低电流密度带来的幂律寿命倍率
  2. exp[(Ea/k)(1/Tuse−1/Tstress)]≈exp(2.942)=18.96，再求温度降低带来的热激活寿命倍率
  3. MTTFuse/MTTFstress≈2.25×18.96=42.7，在模型和参数均成立时合并两个倍率
结果 使用条件下的模型寿命约为加速条件的42.7倍。

该比值说明温度和电流密度会共同放大外推；因此Ea或n的小偏差也可能显著改变最终寿命估计。

不能外推到 n、Ea和两组应力均为教学假设；只有失效分析确认机理一致、参数来自相同材料层栈与统计样本时，才可用于工程外推。

机制

CMP形貌误差会反馈到电阻和后续图形

铜CMP凹陷、介质侵蚀和残留会改变线截面、通孔接触和表面平坦度，并通过后续光刻焦平面与层间覆盖继续传播。12

成立条件 评价需同时看局部图形密度和晶圆尺度均匀性；终点检测不能替代截面和电学监控

关联

互连工艺与物理设计必须双向闭环

工艺层栈提供每层电阻、电容、通孔和可靠性规则，布局布线再决定线长、拥塞、重复器和电流分布；任何一侧单独优化都可能把瓶颈转移到另一侧。12

成立条件 需要使用对应工艺版本的提取和规则文件；典型角不能替代统计与任务条件分析

出处

2 本教材 · 3 处引用
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    Integrated Circuit Fabrication: Science and Technology

    James D. Plummer, Peter B. Griffin · 2023 prepublication version · 2023

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