芯片架构
Chip Architecture也称 微架构、SoC 架构
在规格约束下划分计算、存储、互连、控制与专用模块，并定义它们如何协同满足系统目标。
速览
约 1 分钟芯片架构回答“用哪些模块、怎样交换数据、在哪里保存状态、如何并行和调度”，而不是直接规定每个逻辑门。它把规格分解为模块预算和接口契约，为RTL、验证、软件、时钟/电源规划与物理实现建立共同边界。
系统理解
约 2 分钟架构设计从需求分解开始。功能被划分为数据通路、存储、控制、互连、I/O、时钟/复位、电源管理和专用加速模块；每个模块获得延迟、吞吐、带宽、容量、功耗、面积、可靠性和验证预算。好的划分降低模块间耦合，让接口比内部实现更稳定，同时保留局部替换、复用和并行开发的可能。
性能不能只看频率。延迟描述一个任务从输入到输出的时间，吞吐描述单位时间完成多少任务；流水线可以提高吞吐但增加单任务延迟和状态控制，并行单元可以提升峰值能力却需要足够的数据供给。计算能力、存储带宽、互连带宽和外部I/O必须匹配，否则最慢环节形成系统瓶颈。
架构还必须提前面对物理现实。跨模块长线、时钟域和电源域转换、缓存一致性、复位顺序、热热点和拥塞都可能让纸面框图失效。架构探索因此是规格、工作负载模型、实现估算与验证风险之间的迭代；最终输出应包括模块边界、接口、状态、数据流、时钟/电源域、预算、异常行为和可追溯决策，而不只是一张模块图。
设计主线第二站：把芯片规格分解为可由数字逻辑、RTL和物理实现承接的模块与接口。
公式提示
稳态数据通路至少满足所需带宽≈每事务数据量×事务率；若服务速率长期低于到达速率，有限缓冲只能推迟而不能消除拥塞。
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 延迟 | s 或 cycle | 单个事务从请求到完成的时间。 |
| 吞吐量 | task/s 或 item/cycle | 稳定状态下单位时间完成的事务数量。 |
| 带宽 | bit/s | 模块、存储或互连接口单位时间可传输的数据量。 |
| 容量/状态 | bit 或 entry | 寄存器、缓冲区、缓存和存储阵列保存的信息规模。 |
| 模块预算 | — | 分配给模块的时序、功耗、面积、可靠性和验证目标。 |
常见误区
- 把架构、微架构和RTL实现当成同一层级
- 只画模块框图，不定义接口时序、状态和异常路径
- 认为提高主频必然提高应用性能
- 把存储、互连、时钟和电源域当成实现阶段才需要考虑的问题
工程深入
12 条结论分层、划分与接口
计算、状态与数据供给
延迟、吞吐与并行
实现与验证闭环
出处
2 本教材 · 4 处引用- 1
CMOS超大规模集成电路设计（第4版）
- 第 1 章 §§1.6–1.12，第 25–47， 页 支持：芯片架构定义模块及其协作方式；层次化划分降低复杂度和耦合；架构图必须附带接口契约；实现路线改变架构可用资源和风险；架构必须分配可验证的模块预算；物理反馈可以迫使架构重新划分
- 第 11 章 §§11.1–11.11，第 364–421， 页 支持：数据通路、存储和控制承担不同职责；带宽必须覆盖数据量与事务率的乘积；缓冲区只能吸收突发而不能修复长期欠带宽；延迟与吞吐是不同性能量；流水线用寄存边界换取更短组合阶段；并行资源只有在数据供给充分时形成收益
- 2
数字集成电路：电路、系统与设计（第2版）
- 第 8 章 §§8.1–8.8，第 276–313 页 支持：芯片架构定义模块及其协作方式；层次化划分降低复杂度和耦合；架构图必须附带接口契约；数据通路、存储和控制承担不同职责；带宽必须覆盖数据量与事务率的乘积；缓冲区只能吸收突发而不能修复长期欠带宽；延迟与吞吐是不同性能量；流水线用寄存边界换取更短组合阶段；并行资源只有在数据供给充分时形成收益；实现路线改变架构可用资源和风险；架构必须分配可验证的模块预算；物理反馈可以迫使架构重新划分