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半导体开放世界

去耦网络与反谐振

Decoupling Network and Anti-Resonance（Decap / SRF）也称 去耦电容、旁路电容、decap、bypass capacitor、自谐振、反谐振、anti-resonance

去耦网络在负载附近提供局部电荷和低阻抗回路，但真实电容的ESR、ESL、偏压降额与互连会产生自谐振和反谐振，必须按整网而非标称容量设计。

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速览

约 1 分钟

理想电容频率越高阻抗越低，真实电容却带电阻和电感：在自谐振频率阻抗最低，再往上反而像电感。不同容量与连接电感并联时还可能在两者之间形成高阻抗峰，所以“多放几种值”不一定更安全。

系统理解

约 2 分钟

真实去耦支路可由C、ESR、ESL及安装过孔/平面扩展电感表示。低于自谐振频率时容抗主导，接近SRF时阻抗最低，高于SRF后支路呈感性。MLCC的有效容量还随直流偏压、温度、频率、老化和公差变化，料号标称值不能直接代入全频模型。

去耦的第一任务是在供电源来不及响应的时间窗内提供ΔQ=C·ΔV，并缩小高频电流回路。电容离负载更近、连接更宽短、去回路径更紧密，安装ESL通常越低；但位置价值应由端口传递阻抗和回流拓扑判断，而不能只比较二维距离。

多支路并联会组合各自串联谐振，并与平面/封装电感形成并联反谐振峰。极低ESR虽降低单支路谷值，却可能提高整网Q；适度阻尼、容量/封装选择、布局分布和目标阻抗优化通常比盲目堆叠更可靠。

验证需使用带偏压和安装寄生的器件模型，检查每个关键芯片端口的自阻抗与端口间传递阻抗，并用低阻抗二端口或适当夹具测量相关。示波器观察到的纹波还受探头地线电感影响，不能替代阻抗与负载阶跃测试。

位于PDN中高频段，承接VRM与平面，向后连接封装/片上去耦、同步开关噪声、模拟电源隔离和电源轨测量。

公式提示

简化串联模型Z=ESR+j(ωESL−1/ωC)，fSR≈1/(2π√(ESL·C))；真实网络还含安装、平面与互耦，不能只由该单支路公式签核。

关键参数

关键参数
参数单位含义
有效C、ESR、ESL与SRFF / Ω / H / Hz定义单支路宽频阻抗
直流偏压、温度、公差与老化V / °C / %决定实际容量
安装过孔和回路电感H限制高频供能
反谐振频率、峰值与QHz / Ω / —暴露并联网络风险
自阻抗与传递阻抗Ω区分本端供电和跨端口耦合

常见误区

  • 认为电容容量越大高频去耦越好
  • 认为SRF以上电容仍按1/ωC下降
  • 并联不同容量必然拓宽低阻抗频带
  • 忽略直流偏压导致的MLCC容量下降
  • 只看单颗厂商曲线而不含安装与平面寄生

工程深入

12 条结论 · 1 道例题

真实电容

定义

真实去耦支路至少包含C、ESR和ESL

容量储能，ESR提供损耗，器件与安装ESL限制高频响应。12

成立条件 包含安装寄生；参数对应实际偏压

公式

自谐振时容抗与感抗相消

简化模型在SRF附近阻抗最低，频率再升高后支路呈感性。13

fSR≈12πESL⋅Cf_{\mathrm{SR}}\approx\frac1{2\pi\sqrt{\mathrm{ESL}\cdot C}}
fSR≈1/(2π√(ESL·C))
fSR
自谐振频率，单位 Hz

成立条件 串联RLC近似；忽略高阶寄生

边界

SRF以上电容不再按理想容抗下降

超过自谐振后阻抗随频率上升，较大标称容量不等于更好的高频旁路。12

成立条件 检查完整阻抗曲线；模型覆盖目标频带

边界

MLCC有效容量会低于铭牌值

直流偏压、温度、介质、公差、老化和频率可显著改变实际C。14

成立条件 料号和封装固定；偏压温度范围明确

公式

100纳法与1纳亨的理想SRF约15.9兆赫

教学计算说明较大容量不会无限延伸到高频。12

fSR=12π10−9⋅100×10−9≈15.9 MHzf_{\mathrm{SR}}=\frac1{2\pi\sqrt{10^{-9}\cdot100\times10^{-9}}}\approx15.9\,\mathrm{MHz}
fSR=1/(2π√(10⁻⁹·100×10⁻⁹))≈15.9 MHz
fSR
自谐振频率，单位 Hz

成立条件 C=100 nF；ESL=1 nH；简化串联模型

例题：动手算一次教学假设，可复算

100 nF、总ESL为1 nH时SRF是多少？

已知

  1. C=100 nF
  2. ESL=1 nH

步骤

  1. ESL·C=10⁻¹⁶，转换为SI单位。
  2. 1/(2π·10⁻⁸)=15.9 MHz，代入谐振公式。
结果 约15.9 MHz。

高于该点后支路逐渐呈感性。

不能外推到 真实结果还受频率相关参数、安装和夹具影响。

储能与布局

公式

容量下限由电荷缺口和压降约束

上游供电尚未响应的时间窗内，本地电容需提供额外负载电荷。14

Cmin≈ΔIΔtΔVC_{\mathrm{min}}\approx\frac{\Delta I\Delta t}{\Delta V}
Cmin≈ΔI·Δt/ΔV
Δt
支撑时间，单位 s

成立条件 阶跃电流近似恒定；仅作忽略ESR/ESL的下限

机制

安装回路电感常比器件本体ESL更关键

焊盘、过孔、平面间距和回流会增加电感，使同一电容在不同布局中效果不同。14

成立条件 电源地过孔均建模；回流路径连续

机制

靠近负载的本质是缩小高频电流回路

高频电流应在负载、去耦和回流间局部闭合，不能只量二维距离。24

成立条件 评价完整去回路径；考虑封装内端口

反谐振

机制

不同去耦支路之间会形成反谐振峰

一个支路的感性区与另一支路或平面的容性区并联可产生高阻抗峰。13

成立条件 使用整网复阻抗；包含ESR与互连

边界

多种容量并联不保证宽频低阻抗

若SRF间隔和Q不受控，经验性的十倍容量搭配可能制造更高峰值。34

成立条件 优化整网而非经验配比；检查最坏公差

机制

适度损耗可降低谐振Q

ESR或阻尼支路能压低尖峰与振铃，但会抬高部分频段的最低阻抗。13

成立条件 温升可接受；不破坏VRM稳定性

模型测量

边界

单颗电容曲线不能证明装板后合格

并联、安装、平面和封装会改变整网峰谷，应在目标端口检查自阻抗与传递阻抗。24

成立条件 模型含装板环境；端口定义一致

出处

4 份资料 · 4 处引用
  1. 1
  2. 2

    Evaluating DC-DC Converters and Passive PDN Components

    Keysight Technologies · 2025

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  3. 3

    Optimize Power Distribution Networks for Flat Impedance

    Keysight Technologies · 2025

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  4. 4

    High-Speed Board Design Advisor: Power Distribution Network

    Intel / Altera · 2025

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