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半导体开放世界

逻辑综合

Logic Synthesis也称 综合

把经过展开的可综合RTL，在工艺库和设计约束下优化并映射为门级网表。

基础主路径「从硅到芯片」第 16 站出处 2 本教材
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速览

约 1 分钟

综合先确定参数、层次与硬件结构，再做布尔和时序优化，最后选择目标库中的门、触发器等单元。

系统理解

约 2 分钟

逻辑综合读取RTL、标准单元库及钟频、输入输出延迟、例外路径等约束，完成展开、资源推断、逻辑优化和技术映射。输出网表及面积、功耗、时序报告只是物理实现的起点；线网寄生、拥塞、时钟树与供电效应仍会在布局布线后改变结果。综合不负责判断规格是否正确，需用等价检查、功能验证和静态时序分析分别审查功能与时序。

承接RTL与功能验证，输出门级网表后进入STA和布局布线。

公式提示

路径裕量Slack=Trequired−Tarrival；正裕量只说明已建模约束下该路径满足要求，漏约束、错误例外和后端寄生仍可能使结论失效。

关键参数

关键参数
参数单位含义
目标时钟周期s综合优化寄存器路径时使用的主要时序目标
单元面积µm²映射后标准单元面积的库模型累计值
逻辑深度—寄存器间关键组合路径经过的有效逻辑级数
最大扇出—一个网络允许直接驱动的负载规模

常见误区

  • 认为综合只做HDL到门电路的机械翻译
  • 认为没有时序违例就代表约束完整且功能正确
  • 认为综合工具能够自动修复错误的时钟、复位和跨域结构
  • 把综合阶段的面积、功耗和时序估计当成签核结果

工程深入

12 条结论

输入、展开与硬件推断

定义

综合把RTL映射为目标库中的门级网络

逻辑综合读取可综合RTL、设计约束和工艺库，形成由组合单元、寄存器及连接网络构成的门级网表，并输出实现质量报告。12

成立条件 结果针对指定顶层、参数配置和目标库；宏单元和存储器可作为预定义模块接入

机制

展开先确定实际设计结构

综合在优化前解析顶层、参数、生成条件、层次引用和常量传播，使同一份RTL在不同配置下形成确定的模块实例与信号宽度。12

成立条件 构建参数必须纳入版本和回归记录；未被选中的生成分支不属于该配置的实现

机制

编码形态引导寄存器与运算资源推断

边沿触发赋值、条件选择和算术表达式分别可推断触发器、使能、多路选择、加法器或比较器；结构是否共享、复制或形成优先链还取决于语义和约束。12

成立条件 不同工具与选项可能采用不同合法实现；推断结果需通过报告和网表检查确认

工艺库、约束与优化目标

机制

标准单元库定义可选择的实现集合

目标库为逻辑功能、驱动强度、输入电容、延迟、功耗、面积和工作条件提供模型；综合只能在这些可用单元与规则中选择映射。12

成立条件 库表征对应特定工艺与PVT范围；缺失或错误库角会使时序和功耗估计失去适用性

机制

逻辑优化与技术映射是两个相关阶段

逻辑优化在布尔和结构层消除冗余、重写网络或共享资源；技术映射再用目标库单元覆盖该网络，并按时序、面积和功耗代价选择实现。12

成立条件 优化必须保持约束范围内的功能等价；共享逻辑可能节省面积但增加扇出或关键路径

机制

时钟与路径约束决定优化优先级

时钟周期、输入输出延迟、时钟不确定度和路径例外共同定义到达时间与要求时间；综合器据此调整门尺寸、逻辑结构和资源复制。12

成立条件 多周期和假路径必须有真实功能依据；异步时钟关系应显式定义而非默认忽略

公式

时序裕量只对已建模路径有意义

路径裕量是要求到达时间减去实际到达时间；负值表示当前模型下违例，正值也只能说明该路径在相应库角和约束下满足要求。12

Slack = Trequired - Tarrival

Slack
路径时序裕量，单位 s
Trequired
约束给出的最晚或最早要求到达时间，单位 s
Tarrival
数据沿路径传播后的估计到达时间，单位 s

成立条件 到达时间需包含所采用的单元和连线估计；约束遗漏或路径例外错误会产生虚假的正裕量

边界

未约束路径不会自动成为合格路径

工具可能对缺少时钟、输入输出边界或关系定义的路径不做有效优化与检查，因此“零违例”必须与未约束端点、例外清单和时钟报告一起审查。12

成立条件 所有时钟和外部接口需有明确来源；例外路径应可回溯到设计意图并经验证

PPA权衡与物理反馈

边界

时序、面积和功耗优化相互耦合

加大单元、复制逻辑或插入缓冲可能改善关键路径和扇出，却增加面积、输入电容与开关功耗；资源共享可能反向节省面积但加深路径。12

成立条件 权衡需在真实工作模式与活动因子下评估；局部最优不保证芯片级PPA最优

机制

高扇出网络需要分级驱动

一个网络驱动过多输入会增大等效电容和延迟；综合可通过缓冲树、复制驱动逻辑或选择更强单元分担负载。12

成立条件 时钟、复位等特殊网络通常由专用流程继续处理；后端实际布线位置会改变最佳缓冲结构

边界

综合报告不是物理签核结果

综合阶段常用估算连线或早期物理信息，尚未形成最终放置、时钟树和寄生参数；面积、功耗和时序报告用于发现趋势与风险，不能替代后端签核。12

成立条件 物理感知综合可改善相关性但仍需布局布线验证；目标工艺、模式和PVT角必须一致

关联

综合输出需分别接受等价、时序和物理检查

门级网表先用等价检查确认未偏离RTL功能，再用STA检查路径约束，并在布局布线中加入真实几何、时钟与寄生反馈；三类检查不能相互替代。12

成立条件 检查应使用一致的顶层、参数、库和工作模式；失败需区分功能差异、约束问题和物理不可实现性

功能验证 影响：综合前后回归和等价检查共同保护功能意图。
静态时序分析 后续：网表和约束进入静态时序分析。
布局布线 后续：网表在物理设计中获得放置、布线和寄生参数。

出处

2 本教材 · 2 处引用
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