采样保持
Sample and Hold（S/H）也称 采样/保持、采样保持电路、跟踪保持、track-and-hold、sample-and-hold
采样保持电路在获取期让电容跟踪输入，在保持期隔离输入并保存某一时刻的电荷；建立、热噪声、开关非线性、注入、馈通、漏电与孔径不确定性共同决定保存值是否可信。
速览
约 1 分钟最小采样保持单元只有开关和电容：开关闭合时，电容经源阻抗与导通电阻向输入充电；开关断开后，电容电压被后级读取。电容不是理想记忆体，开关也不是理想导线，因此更快、更低噪声和更高线性之间必须联合折中。
系统理解
约 3 分钟采样保持首先完成两种状态的切换。获取或跟踪阶段中，输入驱动器、源阻抗、MOS开关导通电阻与保持电容形成动态网络；若近似一阶，阶跃误差按指数衰减。保持阶段中，输入被隔离，后级在有限时间内使用电容上的电压。所谓“保持”不是永远不变，而是在规定保持时间内让总误差低于预算。
开关导通电阻随输入和栅源电压变化，会把充电时间常数变成信号相关量并产生失真。互补传输门可在较宽输入范围内降低导通电阻变化，自举开关则近似保持恒定栅源电压以进一步改善线性；二者都受到器件耐压、时钟生成、寄生和可靠性限制。
开关断开时，沟道电荷在源漏两侧重新分配，栅极时钟还会经重叠电容耦合到保持节点，分别形成电荷注入和时钟馈通。底板采样通过安排电容两端的断开顺序，使敏感高阻节点在输入相关开关动作前先隔离，可减小输入相关误差。导通电阻的热噪声在采样电容上形成约kT/C的均方电压噪声；增大电容降低这一噪声，却增加驱动负担、面积和建立时间。
保持期间的漏电、介质吸收、输出缓冲偏置电流和开关结漏会造成下垂，时钟孔径延迟及其随机抖动会把输入斜率转换为幅度误差。完整设计必须从目标位数或允许误差倒推获取时间、采样电容、开关尺寸、驱动器带宽、时钟质量和保持时长，并在满幅阶跃、高频正弦、PVT、失配和版图后寄生下验证。
承接MOS开关、噪声和频率响应，向上连接开关电容电路、比较器、ADC、时间交织和离散时间信号处理。
公式提示
关键参数
| 参数 | 单位 | 含义 |
|---|---|---|
| 保持电容 CH | F | 同时影响kT/C噪声、保持下垂、面积和驱动建立 |
| 等效获取电阻 Req | Ω | 包含信号源、驱动器和开关的动态输出电阻 |
| 获取时间与保持时间 | s | 分别规定建立窗口和电荷保存窗口 |
| 孔径延迟与孔径抖动 | s rms | 描述有效采样时刻的确定性偏移和随机不确定性 |
| 保持阶跃、下垂率与馈通 | V / V/s | 量化从跟踪到保持的跳变及保持期间漂移 |
常见误区
- 认为开关断开后电容电压会无限期完全不变
- 认为增大开关尺寸只会加快采样而不会增加注入、馈通和驱动负担
- 认为kT/C噪声可仅靠降低开关电阻消除
- 认为采样率满足奈奎斯特条件就无需检查获取建立和孔径抖动
- 认为自举开关可无条件跨越电源轨且没有器件可靠性边界
工程深入
16 条结论 · 1 道例题状态与基本机制
断开误差与噪声
时间与保持边界
位数目标可反推一阶获取时间
对满幅阶跃和一阶RC网络，若要求残余误差不超过半个N位LSB，所需时间约为ln(2^(N+1))个时间常数。12
tacq≥ReqCH·ln(2^(N+1))
- N
- 目标位数，单位 bit
成立条件 教学例假设满幅阶跃、单极性N位系统和一阶线性建立；不包含压摆、高阶极点、噪声、注入和馈通
例题：动手算一次教学假设，可复算
等效驱动与开关电阻为1.0 kΩ、保持电容为10 pF时，12位系统对满幅阶跃建立到0.5 LSB至少需要多少一阶获取时间？
已知
- Req=1.0 kΩ
- CH=10 pF
- N=12 bit
- 一阶线性RC建立
步骤
- τ=ReqCH=1.0 kΩ×10 pF=10 ns，先得到获取路径的一阶时间常数
- ln(2^(12+1))=13ln2≈9.01，半LSB相对误差对应1/8192
- tacq≥9.01×10 ns≈90 ns，时间常数乘以所需指数衰减倍数
该值是获取窗口的下限估算，不是完整采样率或ADC转换时间。
不能外推到 若驱动器压摆受限、存在高阶极点、开关电阻随信号变化或还需分配噪声和注入误差，必须增加裕量并仿真。
系统连接与取舍
出处
2 本教材 · 2 处引用- 1
模拟CMOS集成电路设计
- 第 13 章 §§13.1–13.2.4 支持：采样保持把连续输入分成获取与保持两个状态；获取速度由驱动路径和保持电容共同决定；MOS开关导通电阻会随输入电平变化；互补开关用相反电平依赖减小导通电阻变化；自举开关以近恒定栅源电压改善线性；沟道电荷注入在关断时改变保持电压；时钟馈通通过重叠电容耦合到保持节点；采样热噪声由kT/C而非仅由开关电阻决定；底板采样用断开顺序隔离输入相关误差；保持期间会因漏电与负载产生下垂；孔径抖动把输入斜率转换为幅度误差；获取时间、孔径延迟和建立时间不是同一指标；位数目标可反推一阶获取时间；增大保持电容同时降低噪声并增加驱动代价；采样保持是ADC前端而非独立理想模块；采样保持验收必须覆盖静态阶跃和动态正弦
- 2
芯片设计：CMOS模拟集成电路设计与仿真实例（基于Cadence IC 617）
- 第 9 章 §§9.1.3、9.2.1、9.3.1 支持：采样保持把连续输入分成获取与保持两个状态；获取速度由驱动路径和保持电容共同决定；MOS开关导通电阻会随输入电平变化；互补开关用相反电平依赖减小导通电阻变化；自举开关以近恒定栅源电压改善线性；沟道电荷注入在关断时改变保持电压；时钟馈通通过重叠电容耦合到保持节点；采样热噪声由kT/C而非仅由开关电阻决定；底板采样用断开顺序隔离输入相关误差；保持期间会因漏电与负载产生下垂；孔径抖动把输入斜率转换为幅度误差；获取时间、孔径延迟和建立时间不是同一指标；位数目标可反推一阶获取时间；增大保持电容同时降低噪声并增加驱动代价；采样保持是ADC前端而非独立理想模块；采样保持验收必须覆盖静态阶跃和动态正弦