跳到正文
半导体开放世界

LVS

Layout Versus Schematic也称 版图原理图对照、版图与原理图一致性检查、版图网表比对

从版图识别器件与网络，并与参考原理图或设计网表比较拓扑、端口、器件类型和关键参数。

进阶出处 3 本教材
报告问题

速览

约 1 分钟

LVS先把版图层组合解释为晶体管、无源器件和连线，再与参考网表比对，寻找开路、短路、漏器件、多器件、端口和参数差异。

系统理解

约 2 分钟

LVS不是图形相似度比较，而是两个电路图的受约束等价检查。版图提取依赖工艺层定义、器件识别规则和电源/衬底连接；比较器还需处理层次结构、并联或串联器件归并、黑盒以及参数容差。调试通常先核对顶层、端口和器件/网络计数，再沿不匹配网络定位开短路和器件差异。

位于版图提取之后、寄生后仿真和最终数据交付之前，是流片签核的连通性门槛。

公式提示

LVS可抽象为寻找参考图与提取图之间的映射f，使器件类型、端口关系、网络邻接和受容差约束的器件参数在映射下保持一致。

关键参数

关键参数
参数单位含义
器件计数—参考网表与提取网表中各类器件的数量
网络计数—参考网表与提取网表中可比较网络的数量
未匹配对象—无法建立对应关系的端口、网络或器件数量
参数容差—宽长比、面积或周长等参数允许的比较偏差

常见误区

  • 认为DRC无错误自然会得到LVS通过
  • 认为LVS只是比较器件数量而不检查网络拓扑
  • 认为名称不同必然不一致，或名称相同必然连通正确
  • 认为LVS通过就证明寄生、性能和时序满足规格

工程深入

12 条结论

从版图提取电路

定义

LVS比较提取网表与参考设计网表

LVS从版图层识别器件和网络，再与原理图或设计流程生成的参考网表比较，判断端口、拓扑、器件类型和关键参数是否一致。123

成立条件 参考网表必须对应本次交付的设计版本；提取规则和层映射必须对应目标工艺

机制

器件识别依赖工艺层的组合关系

扩散、有源区、栅层、阱、接触和金属等层的交叠与连接关系被解释为晶体管、无源器件和端子，因此错误层或缺失接触会改变提取电路。123

成立条件 具体器件识别条件由工艺提取规则定义；特殊器件和宏单元可能需要专用识别或黑盒模型

机制

几何连通被转换为网络拓扑

同层连续图形及由接触孔、过孔连接的跨层图形被归并为网络；缺口、意外桥接或错误过孔会分别表现为开路、短路或错误连接。123

成立条件 连通规则需明确允许的层对和过孔类型；电源、地和衬底网络可能采用全局或特殊命名规则

公式

LVS寻找保持器件与连接关系的图映射

若能在提取电路图和参考电路图之间建立映射，使端口、器件类型、端子邻接及受容差约束的参数保持一致，则两种表示在LVS定义下匹配。123

f: Gextract -> Greference, preserving type, terminals, adjacency and parameter tolerance

Gextract
由版图提取得到的电路图
Greference
由原理图或设计网表形成的参考电路图
f
比较器寻找的对象对应关系

成立条件 允许的器件归并、交换端子和参数容差必须预先定义；LVS等价不包含寄生性能和时序等价

比较对象、容差与调试

机制

LVS同时比较端口、网络、器件和参数

比较器不仅核对器件数量，还检查顶层端口、网络连接、器件类型以及宽长比、面积或周长等被配置为关键的参数。123

成立条件 比较项目取决于器件模型和规则配置；参数容差不得掩盖会改变功能或偏置的尺寸差异

边界

串并联归并会改变表示但不一定改变电路

多个并联晶体管可等效为一个更宽器件，某些对称端子也可交换；比较器需按规则归并等效结构，避免把表示差异误判为拓扑错误。123

成立条件 等效变换必须由器件类型和比较规则允许；不满足匹配条件的尺寸或体端差异仍应报告

机制

调试先核对边界与计数再追踪局部网络

顶层选择、端口、电源地、器件数和网络数能快速暴露版本或配置错误；确认边界后，再沿首个不匹配网络定位开短路、漏器件或参数差异。123

成立条件 报告中的首个差异未必是唯一根因；大规模短路可能合并多个网络并引发连锁失配

机制

层次化LVS需要处理单元边界和黑盒

层次比较可复用已验证单元并缩短运行时间，但顶层端口、实例映射、参数化单元和黑盒接口仍必须与参考设计一致。123

成立条件 黑盒只跳过其内部比较，不豁免边界连接；扁平化与层次化配置应产生可解释的一致结论

签核边界与后续分析

边界

DRC通过不能推出LVS通过

两段金属都可满足宽度和间距规则，却仍可能连接到错误网络或缺少必要过孔；几何合法性与电路拓扑一致性是两个独立问题。123

成立条件 物理签核需分别执行适用的DRC和LVS；修复LVS问题后需复查受影响DRC

边界

LVS通过不包含寄生与性能结论

拓扑匹配后，真实互连仍具有电阻、电容和耦合，器件周边几何也会改变寄生；这些影响需通过寄生提取、后仿真或STA继续检查。123

成立条件 寄生模型和分析角必须对应签核版图；后仿真失败可能需要同时修改版图和原理图

机制

电源、地、阱和衬底连接必须显式纳入比较

体端、阱接触和全局电源网络决定器件偏置与隔离；遗漏或错误合并可能在逻辑端口看似正常时仍形成严重电气风险。123

成立条件 全局网络命名和别名需在版图与参考网表中一致；多电压域和隔离结构需采用项目规定的比较配置

关联

LVS把版图连接交付给寄生分析和流片基线

只有当提取拓扑与参考设计匹配后，寄生网络和后仿真结果才具有正确连接基础；LVS报告也应与最终版图和流片清单保持同一版本。123

成立条件 LVS之后的版图变更需重新提取并比较；寄生与性能签核不能被LVS报告替代

DRC 对比：DRC和LVS分别检查几何合法性与电路拓扑一致性。
布局布线 用于：LVS从物理实现结果提取网络。
Tape-out 后续：匹配报告进入流片版本基线。

出处

3 本教材 · 3 处引用
  1. 1
  2. 2
  3. 3