集成电路设计
- RTL
按时钟周期描述寄存状态如何更新、组合逻辑如何计算的数据通路与控制抽象。
基础 - 逻辑综合
把经过展开的可综合RTL，在工艺库和设计约束下优化并映射为门级网表。
基础 - 布局布线
把门级网表、宏单元和约束转换为合法放置、可布互连及可签核版图的物理实现流程。
基础 - 静态时序分析
在时序图上穷举受约束路径的最早与最晚到达时间，检查建立、保持及接口时序。
进阶 - DRC
用目标工艺的规则集检查版图几何、层间关系和局部制造约束是否落在允许窗口内。
进阶 - LVS
从版图识别器件与网络，并与参考原理图或设计网表比较拓扑、端口、器件类型和关键参数。
进阶