逐次逼近 ADC 的 CDAC 与内部时序

SAR ADC CDAC and Internal Timing也称 SAR ADC内部转换、逐次逼近寄存器ADC

从公共板电荷及逐bit预算理解SAR内部转换。

专深出处 5 份资料

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约 1 分钟

二分搜索基础已有专页；这里进入同一电容阵列如何保存输入和提供反馈，以及获取窗口与内部转换时钟的分工。

系统理解

约 2 分钟

先固定传统CDAC开关方案，以电荷守恒解释负输入保持值、dummy与位权，再核每个试探位的残差符号。

DAC建立、判决和控制有先后次序。降低触发率可延长获取，却未必拉长内部逐bit时间；参考模型与数据有效时序须回到实际器件。

采样量化和指标复用旧ADC，开关和比较器物理复用旧节点；仅补内部实现和验证边界。

关键参数

关键参数
参数	单位	含义
电容比	1	包括dummy和寄生的反馈权重
转换时间	s	内部逐位动作完成窗口
获取窗口	s	固定转换之外的恢复窗口

常见误区

方框图S/H必是独立电容。
降采样率必同比拉长每bit建立。
BUSY结束时所有器件的数据都已有效。

工程深入

12 条结论 · 2 道例题

CDAC内部电荷

定义

CDAC可以同时承担保持和逐位反馈

电荷重分配SAR可用同一电容阵列先记录输入、再切换底板形成DAC反馈；方框图中的独立S/H不代表每种实现都另有独立保持电容。^{1, 2}

成立条件 限定电容DAC实现；不重复旧ADC中的通用采样保持定义

机制

浮动公共板先出现负输入不是输入被反接

在所引传统底板采样电路中，采样时公共板接地、自由端接输入；隔离公共板后将自由端接地，电荷守恒使公共板移到−Vin。后续比较该残差与零。^{3, 4}

成立条件 仅适用所引单端开关顺序；忽略寄生、注入和漏电

边界

补齐末位电容维持整阵列的二进制分母

传统完整二进制阵列另加一只与LSB同值的dummy电容，使总电容为最大位电容的两倍；它不新增输出位，省略后各位的电容比权重都会改变。^{3, 4}

成立条件 限定传统阵列，非所有分裂或单调切换实现；显著寄生也须纳入权重

公式

电容权重由公共板电荷守恒决定

在理想传统CDAC中，保持后公共板电压为−Vin加各接参考电容占总电容的加权参考电压；MSB能加半参考的前提是该电容占总阵列一半。^{3, 4}

V_A=-V_{\mathrm{in}}+V_{\mathrm{ref}}\sum_i\frac{b_iC_i}{C_{\mathrm{tot}}}

$V_A$: 公共板相对地电压单位 V
$V_{\mathrm{in}}$: 记录的输入单位 V
$V_{\mathrm{ref}}$: 参考电压单位 V
$b_i$: 位电容接参考为1，否则为0无量纲
$C_i$: 位电容单位 F
$C_{\mathrm{tot}}$: 含dummy的总电容单位 F

成立条件 传统单端底板切换且公共板浮动；忽略寄生及漏电

例题：动手算一次教学假设，可复算

教学3位CDAC用4、2、1、1 pF（末只dummy），Vin=0.820 V、Vref=1.20 V，求传统公共板切换的最终码和残差。

已知

Ctot=8.00 pF
dummy接地不编码
比较器正端零、负端公共板；VA<0保留位

步骤

Qtop=−8.00 pF×0.820 V=−6.56 pC记录公共板净电荷。
试100：VA=−0.820+1.20×4/8=−0.220 V，保留参考贡献仍小于输入。
试110：VA=−0.820+1.20×6/8=+0.080 V，清除中间位反馈过高。
试101：VA=−0.820+1.20×5/8=−0.070 V，保留LSB形成5/8参考权重。

结果输出101（二进制5）；等效DAC为0.750 V，公共板残差−0.070 V。

公共板负保持值和正DAC位权共同决定逻辑。

适用边界 无噪声失配的教学电路；采用截断区间[0.750,0.900) V，不替代实物码中心或共模。

机制

清除试探位必须撤回该次参考贡献

某位判为0后，传统CDAC把该位底板从参考切回地，撤销刚加入的电压，再试下一位；不能把每次试探电压都累加进最终结果。^{3, 4}

成立条件 已保留的高位维持原状态；不与单调切换方案混用

内部时序与建立

机制

每bit窗口要分给DAC建立、判决和控制

逐位转换时间不仅包含比较器延迟，还包括切换后DAC建立及控制动作；同步时序须安排这些事件，不能只把N次比较除以采样率便认定得到可实现的时钟。^{1, 2}

成立条件 属于模块时序预算，非某工艺固定延迟；异步或冗余实现可有不同事件分配

边界

位数提高还会收紧每次建立精度

在相同满量程和传统SAR下，分辨率提高也缩小允许DAC残余误差；16位转换时间不能只按比较次数看成8位的两倍。³

成立条件 比较时固定误差预算和DAC动态模型；不采用旧教程历史速度当作现今上限

公式

降低采样率不自动拉长内部逐位转换

在内部转换时间固定、其余周期用于获取的SAR中，tacq=1/fs−tconv；降低触发重复率可延长输入恢复窗口，却未必增加每bit参考建立时间。^{3, 5}

t_{\mathrm{acq}}=\frac{1}{f_s}-t_{\mathrm{conv}}

$t_{\mathrm{acq}}$: 获取时间单位 s
$f_s$: 外部触发重复率单位 Hz
$t_{\mathrm{conv}}$: 固定内部转换时间单位 s

成立条件 仅限固定转换时间且无额外等待；外部转换时钟改变时重新计算

例题：动手算一次教学假设，可复算

教学SAR内部转换固定600 ns，触发由1.00 MSPS降到250 kSPS，获取窗口和内部转换时间分别如何？

已知

无额外死区
tconv=600 ns
非转换窗口全用于获取

步骤

1/1.00 MHz−600 ns=400 ns周期扣除固定转换。
1/250 kHz−0.600 μs=3.40 μs新周期仍扣同一转换。

结果获取从400 ns增到3.40 μs；转换仍600 ns。

获取改善不等于逐bit参考脉冲间隔拉长。

适用边界 实际若有额外死区/睡眠唤醒须另扣除。

误差与实现边界

边界

位权校准不是增加名义输出位数

高分辨率CDAC可用修调或校准电容补偿实际位权偏差；校准让已有权重更接近目标，不能据此承诺所有条件下都多出有效位数。²

成立条件 限定所引电容校准策略；历史匹配经验不是所有工艺门槛

参考模型与交付

机制

参考负载随当前开关状态改变

传统逐位阵列中，参考源看到的电容组合随已保留位和当前试探位变化；平均参考电流不能唯一重建每次扰动的峰值与恢复过程。^{2, 4}

成立条件 补状态依赖而非重复抽电荷总述；实际位权和切换拓扑明确

边界

平均电流匹配模型不等于真实二进制阵列

TI离散参考模型用平均电流、位数、参考和采样率生成近似脉冲，并说明真实瞬态还依赖输入；平均值匹配不能证明逐bit真实电荷和输入相关性都已复现。⁵

成立条件 限定SBAA531简化模型；重置电容约定不是实物必然全放电

边界

转换结束标志和数据有效时刻分别核实

EOC、DRDY、BUSY的名称和极性因器件而异，某些SAR在转换结束后还有数据有效延迟；无多级模拟流水线不等于触发时已有数据或所有数字接口零延迟。³

成立条件 查具体数据手册时序；不重复采样量化定义

出处

5 份资料 · 20 处引用

1
芯片设计：CMOS模拟集成电路设计与仿真实例（基于Cadence IC 617）
李潇然、王兴华、陈志铭、张蕾
- 第 9 章，PDF350页、页面页脚350/353 支持：CDAC可以同时承担保持和逐位反馈
- 第 9 章，PDF348–349页、页面页脚348–349/353 支持：每bit窗口要分给DAC建立、判决和控制
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2
Understanding SAR ADCs: Their Architecture and Comparison with Other ADCs
Maxim Integrated technical staff · 2001
- In-Depth SAR Analysis，The DAC，官方HTML，无PDF/印刷页码 支持：CDAC可以同时承担保持和逐位反馈
- In-Depth SAR Analysis，官方HTML，无PDF/印刷页码 支持：每bit窗口要分给DAC建立、判决和控制
- DAC Calibration，官方HTML，无PDF/印刷页码 支持：位权校准不是增加名义输出位数
- The DAC，图3，官方HTML，无PDF/印刷页码 支持：参考负载随当前开关状态改变
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3
MT-021: ADC Architectures II - Successive Approximation ADCs
Walt Kester · 2008
- MT-021 Rev.A 10/08，印刷/PDF3–4页 支持：浮动公共板先出现负输入不是输入被反接；清除试探位必须撤回该次参考贡献
- MT-021 Rev.A 10/08，印刷/PDF4，图3页 支持：补齐末位电容维持整阵列的二进制分母
- MT-021 Rev.A 10/08，印刷/PDF3–4，图3页 支持：电容权重由公共板电荷守恒决定
- MT-021 Rev.A 10/08，印刷/PDF2页 支持：位数提高还会收紧每次建立精度
- MT-021 Rev.A 10/08，印刷/PDF2–3，图2页 支持：降低采样率不自动拉长内部逐位转换
- MT-021 Rev.A 10/08，印刷/PDF2–3，SAR ADC TIMING页 支持：转换结束标志和数据有效时刻分别核实
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4
SAR REF Input: The Capacitive DAC (CDAC), TIPL 4503
Luis Chioye; Cynthia Sosa（讲授） · 2018
- TIPL4503，幻灯片/PDF5–7页 支持：浮动公共板先出现负输入不是输入被反接
- TIPL4503，幻灯片/PDF5–11页 支持：补齐末位电容维持整阵列的二进制分母
- TIPL4503，幻灯片/PDF6–11页 支持：电容权重由公共板电荷守恒决定
- TIPL4503，幻灯片/PDF8–11页 支持：清除试探位必须撤回该次参考贡献
- TIPL4503，幻灯片/PDF7–12页 支持：参考负载随当前开关状态改变
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5
SAR ADC Model — Internal Topology, SBAA531
Texas Instruments · 2021
- SBAA531 §2.2 Sample and Hold Timing，官方HTML，无PDF/印刷页码 支持：降低采样率不自动拉长内部逐位转换
- SBAA531 §2.3 Reference Transients，官方HTML，无PDF/印刷页码 支持：平均电流匹配模型不等于真实二进制阵列
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关键参数

常见误区

CDAC内部电荷

#CDAC可以同时承担保持和逐位反馈

#浮动公共板先出现负输入不是输入被反接

#补齐末位电容维持整阵列的二进制分母

#电容权重由公共板电荷守恒决定

已知

步骤

#清除试探位必须撤回该次参考贡献

内部时序与建立

#每bit窗口要分给DAC建立、判决和控制

#位数提高还会收紧每次建立精度

#降低采样率不自动拉长内部逐位转换

已知

步骤

误差与实现边界

#位权校准不是增加名义输出位数

参考模型与交付

#参考负载随当前开关状态改变

#平均电流匹配模型不等于真实二进制阵列

#转换结束标志和数据有效时刻分别核实

芯片设计：CMOS模拟集成电路设计与仿真实例（基于Cadence IC 617）

Understanding SAR ADCs: Their Architecture and Comparison with Other ADCs

MT-021: ADC Architectures II - Successive Approximation ADCs

SAR REF Input: The Capacitive DAC (CDAC), TIPL 4503

SAR ADC Model — Internal Topology, SBAA531

CDAC可以同时承担保持和逐位反馈

浮动公共板先出现负输入不是输入被反接

补齐末位电容维持整阵列的二进制分母

电容权重由公共板电荷守恒决定

清除试探位必须撤回该次参考贡献

每bit窗口要分给DAC建立、判决和控制

位数提高还会收紧每次建立精度

降低采样率不自动拉长内部逐位转换

位权校准不是增加名义输出位数

参考负载随当前开关状态改变

平均电流匹配模型不等于真实二进制阵列

转换结束标志和数据有效时刻分别核实