边界扫描

Boundary Scan（JTAG）

在器件数字输入输出边界设置受控扫描访问，以检查器件间连接并接入相应测试功能。

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约 1 分钟

表面安装器件和复杂板级互连使物理探针难以到达每条网络。边界扫描把驱动与观察位置安排到器件边界，经TAP组织捕获、移位与更新；它提供逻辑访问，不等于对所有模拟和高速性能都作了测量。

系统理解

约 2 分钟

边界单元把正常引脚路径与串行测试路径联系起来。多颗器件可组成测试数据链，通过一侧驱动和另一侧捕获检查连接；所选数据寄存器、旁路与控制状态决定要移位多少数据。内部扫描和BIST可以接到同一访问框架，但测试目标、算法和覆盖边界仍各自明确。

在可测性与扫描访问之后，把控制和观察边界扩展到芯片引脚及板级互连，并连接内建自测试的访问接口。

关键参数

关键参数
参数	单位	含义
边界寄存器长度	1	器件所选边界数据寄存器的位数
测试时钟	Hz	组织TAP和串行数据访问的时钟
器件顺序与指令	—	决定本次串行路径中各器件选择什么寄存器

常见误区

有JTAG引脚就已经证明所有引脚与高速性能通过。
BYPASS意味着零位延迟。
内部逻辑扫描与边界扫描测试的是同一个对象。

工程深入

12 条结论 · 1 道例题

板级访问与边界单元

定义

边界扫描把测试访问延伸到芯片的输入输出边界

边界扫描在器件的数字输入输出边界提供串行访问，使测试能够控制或观察相连引脚，用于检查板级互连等对象，而不要求对每条网络直接放置物理探针。^{1, 2}

成立条件 讨论经典IEEE1149.1数字边界扫描；具体器件支持范围必须按器件说明确认。

机制

边界单元为引脚附近建立可控和可观测位置

边界扫描链由输入输出边界上的测试单元组成；这些单元把正常引脚路径与串行测试路径联系起来，使激励和响应可以在边界处交换。^{1, 3}

成立条件 不把示意图理解为所有电源、模拟或专用引脚都必须有相同单元。

边界

正常工作模式不等于持续施加边界测试激励

正常模式下引脚承接功能信号；进入相应边界测试模式后，测试结构才按所选指令采样或驱动边界。不能把测试寄存器正在移位理解为功能引脚必然逐位跟着跳变。^{1, 3}

成立条件 具体驱动、隔离和保持方式由所选指令及器件单元实现决定。

机制

多颗器件可以串联成板级测试数据路径

支持相同测试访问协议的器件可按串行输入输出顺序连接，形成跨越多个器件的扫描访问路径；设计测试序列前需要知道器件顺序和各自所选的数据路径。^{1, 2}

成立条件 串联描述测试数据链，不代表正常功能互连也按同一顺序连接。

互连测试与控制

机制

互连测试比较驱动端与接收端的已知逻辑值

把已知测试值送到一颗芯片的输出边界，再在所连接芯片的输入边界捕获并读回，便可检查这条连接在该激励下是否表现正确。^{2, 3}

成立条件 受测网络应避免无意的驱动争用；逻辑响应只能支持所采用测试目标。

定义

测试访问端口控制器组织扫描操作而不是功能计算

TAP控制器根据测试控制信号安排测试复位、捕获、移位和更新等操作；经典边界扫描使用专用状态机管理这些步骤，不能只靠不断送串行数据替代控制序列。^{1, 3}

成立条件 本页只讨论经典TAP架构，不把其控制时钟等同于芯片功能时钟。

机制

捕获、移位与更新承担不同的数据动作

捕获把所选路径上的并行信息送入测试寄存器，移位负责串行交换数据，更新再把新移入的内容交给相应保持结构；经典边界单元可在移位期间保持此前驱动状态。³

成立条件 针对带相应保持单元的经典边界扫描结构，具体行为仍取决于指令。

访问长度与工程边界

机制

旁路选择用一位路径跳过不参与本次数据测试的器件

在经典BYPASS选择下，器件为测试数据提供一位串行旁路，而不是让扫描数据完全不经过该器件；这可以缩短访问其他器件所需的移位长度。³

成立条件 只针对BYPASS所选择的数据寄存器，不把指令寄存器也当成一位。

公式

串行数据链长度取决于各器件本次选择的寄存器

对一条无其他串行桥接开销的经典数据链，总移位位数等于各活动数据寄存器长度之和，再加上处于一位旁路的器件数。这里只计算数据移位，不包含指令装载和TAP状态转换。³

L_{\mathrm{data}}=\sum_i B_i+N_{\mathrm{bypass}},\qquad T_{\mathrm{shift}}=\frac{L_{\mathrm{data}}}{f_{\mathrm{TCK}}}

Ldata: 一次数据移位所经过的总位数，单位 1
Bi: 第i颗活动器件所选数据寄存器位数，单位 1
Nbypass: 处于一位旁路的数据链器件数，单位 1
fTCK: 本例恒定的测试时钟频率，单位 Hz
Tshift: 仅该次数据移位的理想时长，单位 s

成立条件 每个旁路器件在本次数据链中贡献一位；活动寄存器长度必须从器件描述取得。；本式由串行路径连接计数推导，不能直接作为完整JTAG测试时间。

例题：动手算一次教学假设，可复算

教学假设：三颗器件完整边界寄存器长度为96、128、64位，只访问第一颗，其他两颗选择一位BYPASS。以10.0MHz计算一次数据移位时间。

已知

B1=96位；Nbypass=2；fTCK=10.0×10⁶Hz。
忽略指令与控制状态转换，不讨论实际器件的电气时序上限。

步骤

全部边界寄存器长度 = 96 + 128 + 64 = 288 位，先列出三颗都选边界寄存器时的数据路径长度。
Ldata = 96 + 2×1 = 98 位，两颗旁路器件各贡献一位，而不是零位。
Tshift = 98/(10.0×10⁶) = 9.80×10⁻⁶ s = 9.80 μs，每个测试时钟移位一位。

结果本次数据链98位，理想移位时间9.80μs。

旁路减少所需移位位数，但未消除指令和控制序列的时间。

不能外推到 本结果不等于完整边界扫描测试节拍，也不代表器件允许的最高TCK。

关联

边界扫描与内部逻辑扫描的访问边界不同

内部逻辑扫描侧重芯片内部状态寄存器与组合逻辑，边界扫描侧重器件输入输出及器件间连接；两者可以在同一芯片中并存，不能仅因都叫扫描就认为测试目标相同。^{1, 2}

成立条件 按典型结构区分用途，不否认测试端口可以进一步接入内部测试功能。

关联

边界测试接口可以连接内建测试功能但不替代算法

测试访问接口可以提供调用或读取内部BIST等功能的入口；真正施加何种激励、计算何种结果仍由被调用的自测结构决定，接口存在本身不等于完成自测。^{2, 3}

成立条件 只适用于具体器件实际实现的自测访问功能，不假设所有器件具备同样指令。

边界

边界逻辑连接测试不能证明全部电气和系统性能

在给定驱动和采样规则下观察到连接正确，只能说明所测逻辑行为符合期望；不能据此跳过高速信号质量、模拟参数或完整系统功能的其他验证。^{1, 3}

成立条件 本页不把经典数字边界扫描扩展为任意模拟或高速接口标准。

出处

3 份资料 · 22 处引用

1
数字集成电路：电路、系统与设计（第2版）
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić
- H.3.4；；PDF p.561，第 539 页 支持：边界扫描把测试访问延伸到芯片的输入输出边界；正常工作模式不等于持续施加边界测试激励
- H.3.4、图H.9；；PDF p.561，第 539 页 支持：边界单元为引脚附近建立可控和可观测位置；多颗器件可以串联成板级测试数据路径
- H.3.4；；PDF p.562，第 540 页 支持：测试访问端口控制器组织扫描操作而不是功能计算
- H.3.3，与PDF561/539 H.3.4对照；；PDF p.559，第 537 页 支持：边界扫描与内部逻辑扫描的访问边界不同
- H.2，与H.3.4对照；；PDF p.556，第 534 页 支持：边界逻辑连接测试不能证明全部电气和系统性能
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2
CMOS超大规模集成电路设计（第4版）
- §15.7；；PDF p.1114，第 585 页 支持：边界扫描把测试访问延伸到芯片的输入输出边界
- §15.7；；PDF p.1117，第 586 页 支持：多颗器件可以串联成板级测试数据路径；互连测试比较驱动端与接收端的已知逻辑值；边界测试接口可以连接内建测试功能但不替代算法
- §15.7，与PDF1102/580 §15.6.2对照；；PDF p.1114，第 585 页 支持：边界扫描与内部逻辑扫描的访问边界不同
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3
IEEE Std 1149.1 (JTAG) Testability Primer (SSYA002D)
Texas Instruments · 1997
- Boundary-Scan Overview、图3-1；；PDF p.28，第 3-2 页 支持：边界单元为引脚附近建立可控和可观测位置
- Boundary-Scan Overview；；PDF p.28，第 3-2 页 支持：正常工作模式不等于持续施加边界测试激励
- Boundary-Scan Architecture and IEEE Std1149.1；；PDF p.27，第 3-1 页 支持：互连测试比较驱动端与接收端的已知逻辑值
- Test Access Port and Operation、图3-3；；PDF p.31，第 3-5 页 支持：测试访问端口控制器组织扫描操作而不是功能计算
- Capture/Shift操作说明；；PDF p.32，第 3-6 页 支持：捕获、移位与更新承担不同的数据动作
- Update操作说明、图3-4；；PDF p.33，第 3-7 页 支持：捕获、移位与更新承担不同的数据动作
- Bypass Register；；PDF p.37，第 3-11 页 支持：旁路选择用一位路径跳过不参与本次数据测试的器件
- Bypass Register；串行路径计数推导；；PDF p.37，第 3-11 页 支持：串行数据链长度取决于各器件本次选择的寄存器
- RUNBIST Instruction；；PDF p.39，第 3-13 页 支持：边界测试接口可以连接内建测试功能但不替代算法
- Boundary-Scan Architecture；；PDF p.27，第 3-1 页 支持：边界逻辑连接测试不能证明全部电气和系统性能
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关键参数

常见误区

板级访问与边界单元

#边界扫描把测试访问延伸到芯片的输入输出边界

#边界单元为引脚附近建立可控和可观测位置

#正常工作模式不等于持续施加边界测试激励

#多颗器件可以串联成板级测试数据路径

互连测试与控制

#互连测试比较驱动端与接收端的已知逻辑值

#测试访问端口控制器组织扫描操作而不是功能计算

#捕获、移位与更新承担不同的数据动作

访问长度与工程边界

#旁路选择用一位路径跳过不参与本次数据测试的器件

#串行数据链长度取决于各器件本次选择的寄存器

已知

步骤

#边界扫描与内部逻辑扫描的访问边界不同

#边界测试接口可以连接内建测试功能但不替代算法

#边界逻辑连接测试不能证明全部电气和系统性能

数字集成电路：电路、系统与设计（第2版）

CMOS超大规模集成电路设计（第4版）

IEEE Std 1149.1 (JTAG) Testability Primer (SSYA002D)