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半导体开放世界

扫描链与自动测试图形生成

Scan Chains and Automatic Test Pattern Generation（Scan / ATPG）

通过移位访问内部状态、捕获逻辑响应，并按故障目标自动生成可执行的测试图形。

进阶出处 2 本教材
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速览

约 1 分钟

扫描把所选寄存器在测试模式下串接起来：先移入激励，切换模式捕获逻辑响应，再移出比较。ATPG利用这些访问边界生成图形；扫描是访问结构，ATPG是图形生成过程，两者不是同一个概念。

系统理解

约 2 分钟

复用器式扫描单元在功能输入与串行输入间选择。移入使组合逻辑边界受控，捕获把响应存入寄存器，移出使响应可观察。中间移出和下一图形移入可重叠，但首装入和末读出仍有开销；链长、模式、时钟及故障模型共同决定可测性和代价。

在可测性设计之后把访问方式落实为移位、捕获和读出，并连接ATPG与制造测试；边界扫描与存储器自测另行讨论。

关键参数

关键参数
参数单位含义
扫描链长度1一条串行链中的扫描单元数量
图形数1按目标故障集生成并执行的激励数量
移位/捕获时钟Hz不同测试阶段的时钟安排，不一定同频

常见误区

  • 扫描移位本身就是逻辑捕获。
  • 中间每组都必须分别多算一次完整装入和移出。
  • 全扫描和部分扫描具有相同状态控制条件。

工程深入

12 条结论 · 1 道例题

扫描单元与状态访问

定义

扫描触发器在功能输入与串行输入间选择

常见复用器式扫描触发器在功能模式采样数据输入，在扫描模式采样扫描输入；相邻单元由输出接到下一单元的扫描输入，构成移位链。12

成立条件 讨论复用器式全扫描，不把所有扫描结构都限定为同一种晶体管实现。

机制

移位阶段建立组合逻辑的内部输入状态

串行移入把测试数据送到所选状态寄存器，使原本需要许多功能周期才能到达的状态可由测试通路直接建立。扫描降低状态准备难度，并未取消组合逻辑的实际传播。12

成立条件 要求扫描链连接、时钟与模式控制有效。

机制

捕获阶段读取逻辑对所装入状态的响应

完成移入后切换到指定捕获模式，施加规定的功能时钟事件，把逻辑响应锁存在寄存器中；捕获不是继续把原来的输入图形串行移动一格。12

成立条件 本条以单周期捕获的静态逻辑测试为例，延时测试可能有不同的启动与捕获序列。

机制

移出响应必须与规定的期望数据逐位对应

扫描读出把已捕获的状态送到外部观察口，测试过程按正确位序和采样规则比较期望值；只看到扫描输出有跳变不代表逻辑测试通过。12

成立条件 不把未知态或被屏蔽响应擅自当作已检测故障。

移位、捕获与图形生成

机制

前一图形的移出可与下一图形的移入重叠

捕获后进行移位时，可以一边串行输出旧响应，一边装入下一组激励。测试时间估算应反映这种重叠，不能对每个中间图形都重复计两段完整移位。12

成立条件 同一条链在该阶段允许同时移入移出；首组需先装入，末组仍需读出。

公式

理想单链周期数包括首装入、捕获与末读出

对长度N的单条链和P组图形，在中间移出与下一图形移入完全重叠且每组只捕获一次时，总周期数由一次首装入、P次捕获和P次响应移出相加得到。12

Ctot=N(P+1)+P,Ttest≈CtotfC_{\mathrm{tot}}=N(P+1)+P,\qquad T_{\mathrm{test}}\approx\frac{C_{\mathrm{tot}}}{f}
Ctot = N(P + 1) + P；同频时 Ttest ≈ Ctot/f
Ctot
理想模型下总时钟周期数，单位 1
N
单条扫描链单元数，单位 1
P
测试图形数，单位 1
f
本例统一采用的移位与捕获时钟频率，单位 Hz
Ttest
仅按模型周期估算的测试时间，单位 s

成立条件 N与P为正整数，所有移位使用同一条链。；不含模式切换、复位、额外启动脉冲、等待与测试仪通信周期；若时钟频率不同应分别折算时间。；公式由两本教材的移位/捕获时序逐段计数推导，不声称教材给出同一总式。

例题：动手算一次教学假设，可复算

教学假设：单链1000个扫描单元，应用100组图形，每组一次捕获，所有周期均按20.0MHz计，估算理想周期数与时间。

已知

  1. N=1000；P=100；f=20.0×10⁶Hz。
  2. 中间移入移出重叠，无额外复位、模式切换及等待。

步骤

  1. 首装入 = 1000；捕获 = 100；全部移出 = 100×1000 = 100000 周期，先分开列出首装入、每组捕获与每组响应读出的次数。
  2. Ctot = 1000 + 100 + 100000 = 101100 周期，中间下一图形装入已包含在响应移出中。
  3. Ttest = 101100/(20.0×10⁶) = 0.005055 s = 5.055 ms，以所有周期相同的教学频率换算时间。
结果 理想总周期101100，估算时间5.055ms。

移位开销可支配静态扫描测试时间，但该值不是实际测试仪节拍。

不能外推到 若捕获与移位频率不同、有多周期序列或其他等待，应逐段重新计算，不能套本结果。

机制

扫描把复杂状态控制转为对组合块的测试问题

在充分扫描的边界上，可通过装入控制组合块输入并通过捕获观察其输出，因此ATPG可主要面向这些组合块求图形，而不必完全依靠长功能序列建立全部内部状态。12

成立条件 全扫描边界内不应另有未建模的不可控状态；不能把所有时序问题都视为自动消失。

边界

扫描测试图形仍只覆盖所声明的故障目标

扫描提供访问能力，ATPG选择用于激活并传播目标故障的图形；是否检测延时、开路或其他缺陷，仍取决于相应模型、启动捕获安排及响应判断，不由“有扫描链”单独保证。12

成立条件 静态固定故障与延时故障的图形条件不能混为一谈。

工程实现与边界

机制

链路连通测试应先确认扫描访问本身可工作

扫描链自身若断连或位序有误，逻辑响应就难以正确装入和读出；可以先移位已知图形检查访问路径，再解释后续逻辑测试失败。2

成立条件 链路检查与组合逻辑故障覆盖统计是不同对象。

机制

分成并行短链可以降低一次移位的最长长度

把很长的串行扫描链分成可并行访问的小段，能减少完成一次全局装入或读出所需的移位节拍；同时必须安排额外的访问、控制或复用资源。2

成立条件 只有链被实际并行访问时才有相应时间收益，不按链数直接宣称实际测试时间等比例缩短。

边界

部分扫描减少扫描单元但保留更多状态分析

只把部分寄存器纳入扫描可以减轻某些实现开销，但未扫描状态可能需要额外功能周期或测试生成分析；选择哪些寄存器扫描必须结合电路结构。1

成立条件 不能把部分扫描等同于全扫描，也不保证所有电路都只需相同的捕获周期。

边界

扫描复用器与测试时钟控制需要纳入实现检查

功能输入前增加选择结构可能影响建立时间与面积；测试时还要保证所需时钟能够到达扫描单元。测试模式连接正确与功能时序合格需要分别验证。12

成立条件 不同扫描触发器实现有不同代价，不套通用开销百分数。

出处

2 本教材 · 21 处引用
  1. 1

    数字集成电路：电路、系统与设计（第2版）

    Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić

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  2. 2

    CMOS超大规模集成电路设计（第4版）

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