门尺寸与缓冲插入

Gate Sizing and Buffer Insertion

在上游负载、下游驱动和实现资源之间选择门规格与缓冲位置。

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约 1 分钟

把门加大，可能让它更快，却让前一级承担更大的输入电容；把旁支移到缓冲后，可能帮助关键端，却让旁支多走一级。应把这些变化放回完整网络中算账，而不是只看一个门的改善。

系统理解

约 2 分钟

门尺寸改变当前门的驱动，也改变上游负载。缓冲可以隔离旁支电容，但增加传播环节；复制门是不同变换。每次候选都应检查全部受影响端点、面积功耗和布局合法性，不能用局部电容下降冒充全网时序收益。

复用既有CMOS反相器、静态时序分析和布局布线总览，再深化路径负载分配与实现取舍。

关键参数

关键参数
参数	单位	含义
驱动负载	fF	同一节点的接收电容与连线寄生
路径到达时间	ps	比较所有受影响端点

常见误区

尺寸越大每条路径就越快。
手算模型的最小值等于实际签核结果。

工程深入

12 条结论 · 1 道例题

尺寸与负载耦合

定义

门尺寸优化保持逻辑功能而改变驱动实现

门尺寸调整在保持逻辑功能和连接关系的前提下选择驱动规格；优化对象是受约束的路径或网络，而不是让每一个门孤立地最快。^{1, 2}

成立条件 单元替换必须与库中合法功能和引脚映射一致。

机制

扩大驱动门也会增大上游看到的输入负载

更强驱动可减小当前门的负载相关延时，但更大的输入电容会拖慢它的扇入门；必须比较整个路径的净变化。^{1, 2}

成立条件 在同一电源、工艺和可比库单元之间比较。

边界

轻负载时更大的门不保证更快

寄生电容和内部延时可能抵消驱动增强的收益；以大负载下的速度排序替代轻负载下的核对会选错单元。^{1, 3}

成立条件 不假设任何库中所有尺寸单元具有相同寄生延时。

负载隔离与缓冲

定义

缓冲插入需要计入新增级的延时

非反相缓冲重建信号并增加一个传播环节，可用于驱动或有意延迟；是否有利取决于隔离负载得到的收益和新增级的代价。^{1, 2}

成立条件 必须保持原网表要求的逻辑极性。

机制

把非关键支路移到缓冲后可降低关键支路负载

若关键接收端仍由原驱动门直接驱动，而其他接收端经缓冲转接，原驱动门看到的是缓冲输入而不是被隔离的全部负载；旁支会新增缓冲延时。^{1, 2}

成立条件 不能假定所有输出到达时间都会一起改善。

公式

负载隔离的电容变化可以先用节点清单核算

忽略本例连线电容时，隔离前驱动总电容为关键支路与非关键支路之和，隔离后为关键支路加缓冲输入电容；这只是负载变化，不直接等于延时变化。^{1, 2}

C_{\mathrm{before}}=C_{\mathrm{critical}}+C_{\mathrm{other}},\qquad C_{\mathrm{after}}=C_{\mathrm{critical}}+C_{\mathrm{buf}}

Ccritical: 保留在原驱动端的关键负载，单位 fF
Cother: 被隔离的非关键负载，单位 fF
Cbuf: 新增缓冲输入电容，单位 fF

成立条件 仅采用电容集中且可相加的教学模型。

例题：动手算一次教学假设，可复算

教学网络关键接收端电容2fF，其他接收端总电容6fF，拟插入缓冲的输入电容1fF。计算原驱动门的负载变化。

已知

电容为教学假设，忽略连线电容。
其他接收端全部改接缓冲输出，关键端仍直连。

步骤

Cbefore=2+6=8 fF，隔离前由原门承担全部接收端。
Cafter=2+1=3 fF，隔离后只保留关键端和缓冲输入。
ΔC=8−3=5 fF，ΔC/Cbefore=5/8=62.5%，核算电容减少量及相对比例。

结果原驱动负载由8fF降为3fF，减少5fF，即62.5%。

缓冲输出仍需驱动原6fF负载。

不能外推到 不能由62.5%电容下降直接宣称路径延时或总功耗下降同样比例。

网络重构的区别

机制

门复制与插缓冲对上游负载影响不同

复制驱动门可分担输出负载并把副本靠近不同接收端，但也复制其输入电容；插缓冲保留原逻辑门，不能把这两种变换的上游代价混为一谈。¹

成立条件 克隆前后逻辑输入必须相同，保持功能等价。

边界

最少逻辑级数不保证最早输出到达

输入到达时间不同或负载分配不同的网络，可以通过重构让较晚输入经过更短路径；减少级数必须与努力、负载和实际到达时间一起评价。^{1, 3}

成立条件 不改写逻辑函数，检查全部受影响路径。

实现反馈与约束

边界

缓冲数量比例不是可以照抄的设计目标

教材中历史设计的缓冲占比只描述那些实现；是否插入缓冲应由当前负载、转换时间、时序和实现约束决定，不以达到固定比例为目标。¹

成立条件 不外推书中旧工艺或特定产品统计为当前通则。

机制

尺寸与缓冲选择会改变功耗和面积

新增缓冲及扩大单元增加实现资源并改变被切换电容；局部延时改善必须与面积、动态能耗和漏电预算共同核对。^{1, 3}

成立条件 比较时保持工作负载、电源与频率口径一致。

边界

标准单元尺寸选择受可用库规格限制

连续尺寸分析得到的目标输入电容只是候选；标准单元实现需在库中已有的功能与驱动规格之间选择，并按其负载延时数据重新比较，不能假设任意缩放比例都有可直接替换的单元。¹

成立条件 限定使用已表征标准单元的实现；定制晶体管版图不受相同的离散目录限制。

关联

一次局部改动要重新核对所有受影响端点

关键支路可能加快而旁支变慢，上游也可能因负载改变而变化；改动后应回到完整时序网络检查，不能只展示被优化的那一段。^{1, 2}

成立条件 本页承接静态时序分析与物理实现，不替代现有签核流程。

出处

3 本教材 · 21 处引用

1
超大规模集成电路物理设计：从图分割到时序收敛
Andrew B. Kahng 等著；于永斌, 张徐亮, 徐宁等译
- §8.5；PDF pp.237–238；，第 223–224 页 支持：门尺寸优化保持逻辑功能而改变驱动实现；轻负载时更大的门不保证更快
- §8.5；PDF pp.238；，第 224 页 支持：扩大驱动门也会增大上游看到的输入负载
- §8.5；PDF pp.238–239；，第 224–225 页 支持：缓冲插入需要计入新增级的延时；把非关键支路移到缓冲后可降低关键支路负载
- §8.5.2；图8.14（依据负载隔离关系的教学推导）；PDF pp.238–239；，第 224–225 页 支持：负载隔离的电容变化可以先用节点清单核算
- §8.5；PDF pp.239–240；，第 225–226 页 支持：门复制与插缓冲对上游负载影响不同
- §8.5；PDF pp.240；，第 226 页 支持：最少逻辑级数不保证最早输出到达
- §8.5；PDF pp.239；，第 225 页 支持：缓冲数量比例不是可以照抄的设计目标
- §8.5.2、§8.5.3第7项；PDF pp.239、242；，第 225、228 页 支持：尺寸与缓冲选择会改变功耗和面积
- §8.5.1，图8.12–8.13；PDF pp.237–238；，第 223–224 页 支持：标准单元尺寸选择受可用库规格限制
- §8.5；PDF pp.238–240；，第 224–226 页 支持：一次局部改动要重新核对所有受影响端点
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2
数字集成电路：电路、系统与设计（第2版）
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić
- §6.2.1；PDF pp.205；，第 183 页 支持：门尺寸优化保持逻辑功能而改变驱动实现；缓冲插入需要计入新增级的延时
- §6.2.1；PDF pp.205–208；，第 183–186 页 支持：扩大驱动门也会增大上游看到的输入负载；一次局部改动要重新核对所有受影响端点
- §6.2.1；PDF pp.207；，第 185 页 支持：把非关键支路移到缓冲后可降低关键支路负载；负载隔离的电容变化可以先用节点清单核算
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3
CMOS超大规模集成电路设计（第4版）
- §4.4–4.5；PDF pp.320；，第 135 页 支持：轻负载时更大的门不保证更快
- §4.4–4.5；PDF pp.330；，第 143 页 支持：最少逻辑级数不保证最早输出到达
- §5.2；PDF pp.360；，第 160 页 支持：尺寸与缓冲选择会改变功耗和面积
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关键参数

常见误区

尺寸与负载耦合

#门尺寸优化保持逻辑功能而改变驱动实现

#扩大驱动门也会增大上游看到的输入负载

#轻负载时更大的门不保证更快

负载隔离与缓冲

#缓冲插入需要计入新增级的延时

#把非关键支路移到缓冲后可降低关键支路负载

#负载隔离的电容变化可以先用节点清单核算

已知

步骤

网络重构的区别

#门复制与插缓冲对上游负载影响不同

#最少逻辑级数不保证最早输出到达

实现反馈与约束

#缓冲数量比例不是可以照抄的设计目标

#尺寸与缓冲选择会改变功耗和面积

#标准单元尺寸选择受可用库规格限制

#一次局部改动要重新核对所有受影响端点

超大规模集成电路物理设计：从图分割到时序收敛

数字集成电路：电路、系统与设计（第2版）

CMOS超大规模集成电路设计（第4版）