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半导体开放世界

逻辑努力

Logical Effort

用逻辑、分支与电气努力比较组合路径的拓扑和连续尺寸候选。

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速览

约 1 分钟

把一条逻辑路径看成逐级交接负载：门的拓扑决定驱动代价，旁支分走驱动，末端大电容决定总放大需求。逻辑努力把这些因素分开计算，帮助先选出值得进一步验证的尺寸与级数。

系统理解

约 2 分钟

先固定参考反相器与记号，再用电容比描述门努力。固定级数的相等努力给出线性模型内的候选尺寸；改拓扑或级数后必须重算寄生项与分支。实际输入斜率、输入到达顺序和单元库限制决定手算模型的适用边界。

复用既有CMOS反相器、静态时序分析和布局布线总览，再深化路径负载分配与实现取舍。

关键参数

关键参数
参数单位含义
路径努力F1按本页口径F=GBH
每级努力1固定级数下的负载分配指标

常见误区

  • 尺寸越大每条路径就越快。
  • 手算模型的最小值等于实际签核结果。

工程深入

12 条结论 · 1 道例题

定义与统一记号

定义

逻辑努力以相同驱动能力下的输入电容作比较

逻辑努力g比较某门与参考反相器在相同输出驱动能力下的输入电容；它描述门拓扑带来的驱动代价，不是门的绝对传播时间。12

成立条件 参考反相器、电源与工艺条件必须一致。

边界

理想NAND与NOR数值附带尺寸模型条件

在PMOS与NMOS宽度比为2的简单电阻等效模型下，两输入NAND的g为4/3、两输入NOR为5/3；这些值不能未经库表征直接推广到任意工艺。12

成立条件 串联管按线性电阻近似扩大，忽略速度饱和和复杂内部节点效应。

公式

本页用H表示路径电气努力以避免教材记号混用

本页采用Weste教材的记号：H是末端负载与首级输入电容之比，G为各级逻辑努力之积，B为各级分支努力之积，F=GBH是路径努力。Rabaey教材用F表示电气努力、H表示总努力，核对时必须按定义而不是字母替换。12

H=CoutCin,G=∏igi,B=∏ibi,F=GBHH=\frac{C_{\mathrm{out}}}{C_{\mathrm{in}}},\quad G=\prod_i g_i,\quad B=\prod_i b_i,\quad F=GBH
H=Cout/Cin，G=∏gi，B=∏bi，F=GBH
H
路径电气努力，单位 1
G
路径逻辑努力，单位 1
B
路径分支努力，单位 1
F
路径努力，单位 1

成立条件 电容采用相同单位，路径首末端和分支范围保持一致。

线性模型与局限

机制

努力延时与寄生延时是不同贡献

线性门延时模型把负载相关的努力项与寄生项分开；换门拓扑会改变逻辑努力和寄生项，仅凭相同输出电容不能认定不同门延时相等。12

成立条件 归一化延时的时间基准必须明确；不混用不同教材的归一化常数。

机制

分支负载会消耗当前路径可用的驱动

分支努力比较总负载与沿所分析路径的负载，旁支电容必须计入总负载；没有旁支时b=1，而不是没有电容或没有延时。12

成立条件 分支计数以同一条被分析路径为准。

边界

输入斜率会让单一逻辑努力模型产生偏差

相同负载下较慢的输入边沿可能增加门延时；手算模型给出候选后仍应在实际输入转换时间与输出负载下核对单元库或晶体管仿真。2

成立条件 比较时固定输出负载、电源和工艺；输入转换时间应处于所用库表征范围。

边界

多输入同时翻转超出单输入变化假设

多个输入同时改变会改变串并联管的导通过程，单输入其余输入稳定的表征不一定覆盖该波形；应检查实际输入到达关系。2

成立条件 不从一个输入组合的延时外推所有输入组合。

路径优化与级数

公式

固定级数时相等努力给出模型内最小努力延时

在连续尺寸、固定门拓扑和固定N级的简化模型中，各级努力相等时努力延时之和最小；最优每级努力为F的N次方根，寄生项仍须另计。12

f^=F1/N,Dmin⁡=Nf^+P\hat f=F^{1/N},\qquad D_{\min}=N\hat f+P
f̂=F^(1/N)，Dmin=Nf̂+P
f̂
模型内最优每级努力，单位 1
N
路径级数，单位 1
P
各级归一化寄生延时之和，单位 1
Dmin
归一化最小路径延时，单位 1

成立条件 忽略尺寸离散、布局约束及输入斜率差异。；本页D采用Weste归一化口径，不把D直接当成皮秒。

例题：动手算一次教学假设，可复算

教学路径有3级，G=2、B=2、H=16，寄生项总和P=5。求路径努力和模型内最小归一化延时。

已知

  1. 参数为教学假设，尺寸可连续选择。
  2. 采用本页F=GBH记号。

步骤

  1. F=2×2×16=64，先把逻辑、分支和电气贡献相乘。
  2. f̂=64^(1/3)=4，固定3级分配相等努力。
  3. Dmin=3×4+5=17，在努力延时之和上加寄生项。
结果 路径努力64，每级努力4，归一化延时17。

这是选定线性模型内的连续尺寸结果。

不能外推到 没有工艺时间基准，不能报告17ps；也不证明离散单元库能实现该尺寸。

边界

最优级数不是固定的四级

路径努力与寄生代价共同决定合适级数；增加级数可减小每级负载代价，却也增加寄生项，需比较相邻整数级数和实现极性。12

成立条件 约4的每级努力只是简化模型中的常用起点，不是所有工艺的硬规则。

关联

逻辑分解会改变努力而不只是改变级数

把高扇入门改成多级低扇入网络，会同时改变G、P与分支负载；比较时必须重新计算整条路径，不能只看减少或增加了几个逻辑级。12

成立条件 不同实现必须保持功能和输出极性一致。

机制

逻辑努力可从单元数据拟合而不是只查理想表

在给定输入边沿条件下，可由负载延时曲线估计归一化的斜率和截距，再区分逻辑努力与寄生项；拟合值与理想尺寸表不同不代表数据错误。2

成立条件 需要同一工艺、同一参考时间基准和同类输入边沿。

实现与校验

关联

逻辑努力是尺寸选择的起点而不是时序签核

连续尺寸分析帮助选择拓扑和负载分配，但真实库尺寸、互连、旁支以及上下游负载仍会改变最终延时，候选必须回到完整路径核对。13

成立条件 本页不重复既有反相器充放电推导；从CMOS反相器与静态时序节点继续深化。

出处

3 本教材 · 21 处引用
  1. 1

    数字集成电路：电路、系统与设计（第2版）

    Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić

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  2. 2

    CMOS超大规模集成电路设计（第4版）

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  3. 3

    超大规模集成电路物理设计：从图分割到时序收敛

    Andrew B. Kahng 等 著；于永斌, 张徐亮, 徐宁等 译

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