流水线 ADC 的残差与冗余纠错

Pipeline ADC Residue and Redundant Correction也称 Pipelined ADC、残差流水线ADC

用粗码、模拟残差和范围裕量检查冗余能纠正什么。

专深出处 4 份资料

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速览

约 1 分钟

流水线同时处理多个样本，用残差逐级传递未决信息。冗余可容许一定粗判偏移，但不能找回过量程丢失的信息或任意DAC增益错误。

系统理解

约 2 分钟

先写每级粗码重构与放大残差，统一参考范围、决策符号和有效位权；1.5位级有三个决策区域，不能直接将1.5乘级数当分辨率。

数字端须对齐同一样本；普通重叠纠错和估计模拟系数的校准分开验证。吞吐、延迟和模拟建立是不同约束。

采样量化和指标复用旧ADC，开关和比较器物理复用旧节点；仅补内部实现和验证边界。

关键参数

关键参数
参数	单位	含义
级间增益	1	残差的放大与校准关系
残差范围	V	后级可表示的模拟电压区间
流水延迟	s	采样到对应输出有效

常见误区

1.5乘级数就是有效位数。
冗余可以修复所有模拟误差。
高吞吐意味着没有单样本延迟。

工程深入

12 条结论 · 1 道例题

残差链与MDAC

公式

下一级接收的是放大的模拟残差

子量程流水级先量化出粗码，经子DAC重构后从保持输入中相减，再放大残差送下级；下级细分前级未决信息，并非独立重测原始全幅输入。^{1, 2}

V_{\mathrm{res}}=G\left(V_{\mathrm{in}}-V_{\mathrm{DAC}}\right)

$V_{\mathrm{res}}$: 放大残差单位 V
$G$: 级间增益无量纲
$V_{\mathrm{in}}$: 本级保持输入单位 V
$V_{\mathrm{DAC}}$: 粗码重构电压单位 V

成立条件 限定subranging pipeline；末级可以不同

定义

MDAC把多个模拟动作合在开关电容级

CMOS流水级的乘法DAC可用开关电容与放大器共同完成保持、子DAC及残差放大；方框图不表示每一功能都必须由相互独立的放大器实现。^{2, 3}

成立条件 限定所引开关电容实现；名称不保证消除失配

冗余与纠错

定义

1.5位级表示三种决策区域

典型1.5位级以两个比较器区分三段，按−1、0、+1选择重构参考；理想增益2且范围匹配时每级贡献一个有效二进制位，其余选择范围用于重叠，不是每样本输出半个二进制位。^{2, 3}

成立条件 本节点D为有符号码；文献0/1/2码须先减1

公式

三段残差须连同阈值与码约定给出

对范围±Vr、阈值±Vr/4的理想1.5位级，D取−1、0、+1且Vres=2Vin−D Vr；若把0、1、2原码直接代入有符号式，残差会整体错移一个参考值。^{2, 3}

V_{\mathrm{res}}=2V_{\mathrm{in}}-DV_r,\quad D\in\{-1,0,+1\}

$V_{\mathrm{res}}$: 下级残差单位 V
$V_{\mathrm{in}}$: 本级输入单位 V
$D$: 有符号决策无量纲
$V_r$: 参考幅度，区间±Vr单位 V

成立条件 等电容、理想放大器且无附加偏置；边界等号归属由实现定义

例题：动手算一次教学假设，可复算

教学1.5位级Vr=1.00 V、Vin=0.200 V，理想上阈值+0.250 V。门限移到+0.150 V后D从0变+1，残差及重构输入如何？

已知

Vres=2Vin−D Vr
下级范围−1.00到+1.00 V
本题DAC、增益与后级理想

步骤

D=0：Vres=+0.400 V；Vin=(0.400+0)/2=0.200 V理想中段决策。
D=+1：Vres=−0.600 V；Vin=(−0.600+1.00)/2=0.200 V相邻决策仍可表示。
若D=−1：Vres=+1.400 V>+1.00 V过量程不能由同一纠错承诺兜底。

结果 D=0和+1分别得到+0.400 V和−0.600 V，均可重构0.200 V；D=−1使残差溢出。

冗余容许可表示的替代决策，不是任意错误。

适用边界 连续残差教学；现实仍有后级量化、噪声、DAC及增益误差。

机制

相邻粗码可不同而仍表示同一输入

门限偏移能使相邻粗判改变，却仍可由后级残差与粗码组合还原输入；冗余依赖可表示的残差范围，不是要求前级原码每次都等于理想值。^{2, 3}

成立条件 子DAC按同一决策一致变化；后级能转换完整所得残差

边界

后级过量程不能由数字加法找回

残差超过后级范围后，饱和或受限码丢失了必要残差信息；普通冗余数字校正不能保证恢复该输入。^{2, 4}

成立条件 检查残差峰值与真实范围；有冗余不替代模拟裕量

模拟误差与校准

边界

重叠纠错不自动校正DAC线性与级间增益

重叠码放宽子ADC门限精度，但子DAC步长或残差放大增益不准确会改变模拟映射；这些误差需额外模拟精度或对应校准，不能统称为冗余已消除。^{2, 4}

成立条件 区分普通纠错与参数校准；参考和增益约定一致

机制

后级误差折回输入要除以前方累计增益

在线性理想级间关系下，后级局部电压误差折回最初输入时被前方累计残差增益衰减；前级常需更严格模拟精度，不能把各级局部LSB或电压误差等量相加。^{2, 3}

成立条件 限定小误差折算；不忽略前级误差与饱和

机制

校准估计模拟系数而不只是再次使用重叠位

数字校准测量或自适应估计残差权重、失配与增益误差，再用相应系数组合输出；这不同于仅利用重叠范围修正门限错误，并须注明前台/后台及可跟踪变化。^{2, 3}

成立条件 可校准项由算法和观测决定；不保证任意非线性和超量程可恢复

时序与验证

机制

各级粗码必须按同一样本对齐

同一时刻各级处理不同采样序号，数字纠错前需延迟寄存器对齐同一样本的粗码和尾部结果；错接不同样本的位不能靠正确静态权重补救。⁴

成立条件 按实际架构确定延迟；启动无效字另行处理

边界

吞吐率与单样本延迟是两项指标

稳定流水下各级并行处理不同样本，可按阶段节拍连续输出；单个样本仍须经过各级及数字组合，所以高吞吐与多周期延迟同时存在。^{2, 4}

成立条件 填满流水后讨论稳态；具体延迟查器件而非仅数级数

边界

相位占空比影响可用模拟建立窗口

在所引交替跟踪/保持结构中，相邻级用交替相位；外部占空比改变可能压短一组级的建立时间。内部占空比修正和允许时钟范围须查具体器件。⁴

成立条件 限依赖该相位分配的实现；不泛化所有架构都严格要求50%外时钟

出处

4 份资料 · 22 处引用

1
芯片设计：CMOS模拟集成电路设计与仿真实例（基于Cadence IC 617）
李潇然、王兴华、陈志铭、张蕾
- 第 9 章，PDF323页、页脚323/353 支持：下一级接收的是放大的模拟残差
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2
Digitally Calibrated Analog-to-Digital Converters in Deep Sub-micron CMOS
Cheongyuen William Tsang · 2008
- §2.2，印刷6页，PDF25页 支持：下一级接收的是放大的模拟残差；吞吐率与单样本延迟是两项指标
- §2.5.1，图2.4，印刷13页，PDF32页 支持：MDAC把多个模拟动作合在开关电容级
- §2.5.1，图2.4、式2.2，印刷13页，PDF32页 支持：1.5位级表示三种决策区域
- §2.5.1，式2.2，印刷13页，PDF32页 支持：三段残差须连同阈值与码约定给出；重叠纠错不自动校正DAC线性与级间增益
- §2.2–2.3，图2.2–2.3，印刷6–8页，PDF25–27页 支持：相邻粗码可不同而仍表示同一输入
- §2.3，印刷8页，PDF27页 支持：后级过量程不能由数字加法找回
- §2.5.4，式2.11–2.15，印刷19页，PDF38页 支持：后级误差折回输入要除以前方累计增益
- §2.3–2.5，式2.4，印刷7–12、14页，PDF26–31、33页 支持：校准估计模拟系数而不只是再次使用重叠位
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3
Understanding Pipelined ADCs
Maxim Integrated technical staff · 2001
- Component Accuracy，官方HTML，无PDF/印刷页码 支持：MDAC把多个模拟动作合在开关电容级；后级误差折回输入要除以前方累计增益
- A 1.5-Bit-Per-Stage Pipelined ADC，图4，官方HTML，无PDF/印刷页码 支持：1.5位级表示三种决策区域
- A 1.5-Bit-Per-Stage Pipelined ADC，官方HTML，无PDF/印刷页码 支持：三段残差须连同阈值与码约定给出
- Digital Error Correction，官方HTML，无PDF/印刷页码 支持：相邻粗码可不同而仍表示同一输入
- Digital Calibration，Component Accuracy，官方HTML，无PDF/印刷页码 支持：校准估计模拟系数而不只是再次使用重叠位
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4
MT-024: ADC Architectures V — Pipelined Subranging ADCs
Walt Kester · 2008
- MT-024 Rev.A 10/08，印刷/PDF2、4、7，图2/5/8页 支持：后级过量程不能由数字加法找回
- MT-024 Rev.A 10/08，印刷/PDF7，图8及后段页 支持：重叠纠错不自动校正DAC线性与级间增益
- MT-024 Rev.A 10/08，印刷/PDF8–9，图9–10页 支持：各级粗码必须按同一样本对齐
- MT-024 Rev.A 10/08，印刷/PDF8–10，图9–11页 支持：吞吐率与单样本延迟是两项指标
- MT-024 Rev.A 10/08，印刷/PDF8–9，图10及后段页 支持：相位占空比影响可用模拟建立窗口
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报告这一页的问题

关键参数

常见误区

残差链与MDAC

#下一级接收的是放大的模拟残差

#MDAC把多个模拟动作合在开关电容级

冗余与纠错

#1.5位级表示三种决策区域

#三段残差须连同阈值与码约定给出

已知

步骤

#相邻粗码可不同而仍表示同一输入

#后级过量程不能由数字加法找回

模拟误差与校准

#重叠纠错不自动校正DAC线性与级间增益

#后级误差折回输入要除以前方累计增益

#校准估计模拟系数而不只是再次使用重叠位

时序与验证

#各级粗码必须按同一样本对齐

#吞吐率与单样本延迟是两项指标

#相位占空比影响可用模拟建立窗口

芯片设计：CMOS模拟集成电路设计与仿真实例（基于Cadence IC 617）

Digitally Calibrated Analog-to-Digital Converters in Deep Sub-micron CMOS

Understanding Pipelined ADCs

MT-024: ADC Architectures V — Pipelined Subranging ADCs

下一级接收的是放大的模拟残差

MDAC把多个模拟动作合在开关电容级

1.5位级表示三种决策区域

三段残差须连同阈值与码约定给出

相邻粗码可不同而仍表示同一输入

后级过量程不能由数字加法找回

重叠纠错不自动校正DAC线性与级间增益

后级误差折回输入要除以前方累计增益

校准估计模拟系数而不只是再次使用重叠位

各级粗码必须按同一样本对齐

吞吐率与单样本延迟是两项指标

相位占空比影响可用模拟建立窗口