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半导体开放世界

短沟道效应

Short-Channel Effects（SCE）也称 短沟道、短沟道效应、DIBL、阈值滚降、漏致势垒降低、short-channel effect

当源漏结电场在短沟道中显著参与控制源端势垒时，MOSFET偏离一维长沟道栅控模型而出现的一组静电、输运与高场非理想效应。

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沟道变短并不会在某个固定长度突然“失效”。真正的问题是栅极与漏极争夺沟道势垒控制权：漏端越能拉低源端注入势垒，阈值越依赖沟道长度和漏压，关断漏电越大。阈值滚降、DIBL、穿通、亚阈值恶化、沟道长度调制和高场输运需要分开观察。

系统理解

约 3 分钟

长沟道MOSFET可近似把沟道电势看成主要由栅极垂直控制；当沟道长度与源漏耗尽区、结深、体耗尽深度或器件自然长度处于同一量级时，二维电势不能再忽略。漏端电场向源端延伸并降低载流子注入势垒，使阈值随沟道缩短而下降，并随漏极电压升高而下降，这分别表现为阈值滚降和漏致势垒降低DIBL。若源漏耗尽区逼近或连通，还会出现穿通与显著关断电流。

短沟道效应不是单一曲线。静电方面包含阈值滚降、DIBL、穿通与亚阈值摆幅恶化；输出方面，漏端高场区扩大使有效沟道缩短并增加输出电导；输运方面，速度饱和、弹道/准弹道注入使长沟道平方律和VDS,sat≈VGS−VT逐渐失效；高场还可能激活热载流子、GIDL与结相关漏电。它们的主导条件不同，不能用一个“短沟道系数”替代完整诊断。

控制路径包括减小等效氧化层厚度、减薄体区、减浅源漏结、优化沟道/晕环掺杂、降低供电与横向电场，以及把单面栅变为双栅、FinFET或GAA。每种方法都有代价：薄介质受隧穿与可靠性限制，重掺杂损害迁移率并增加随机掺杂波动，浅结增加电阻，三维结构则带来鳍/纳米片尺寸、刻蚀、沉积、应力和寄生控制难题。

位于长沟道MOSFET模型之后，是理解阈值漂移、关断漏电、FinFET和GAA结构演进的共同物理起点。

公式提示

DIBL常以−ΔVT/ΔVDS表征；自然长度λ给出漏端扰动沿沟道衰减的特征尺度。只有当L相对λ足够大时，栅控才近似长沟道，具体系数依结构、边界与提取方法而变。

关键参数

关键参数
参数单位含义
DIBLmV/V漏极电压升高引起的阈值降低，需固定阈值提取方法与电流口径
亚阈值摆幅 SmV/dec亚阈值区漏电每变化十倍所需栅压，受栅控、体耦合和漏端耦合影响
自然长度 λnm器件几何和介电边界决定的二维静电特征尺度
L、EOT、体厚与结深nm共同决定栅、源漏与体区对沟道势垒的相对控制

常见误区

  • 认为沟道长度小于某个统一纳米数后才算短沟道
  • 把DIBL、阈值滚降、穿通、沟道长度调制和速度饱和当成同一个效应
  • 认为更薄栅氧或更高沟道掺杂可以无代价地解决所有短沟道问题
  • 认为FinFET或GAA能够彻底消除漏电、高场效应和器件变异

工程深入

12 条结论

从一维栅控到二维势垒竞争

定义

短沟道由相对静电尺度而非固定线宽定义

当沟道长度与源漏耗尽区、结深、体耗尽深度或自然长度可比时，漏端和源端电场显著进入沟道，长沟道的一维栅控近似开始失效。12

成立条件 不存在适用于所有结构的统一临界纳米数；判断需同时说明体结构、EOT、结深、掺杂和偏置

机制

漏端通过降低源端势垒增加关断注入

短沟道中漏极电压可改变源端附近的导带势垒，使载流子在较低栅压下从源进入沟道；这就是DIBL的核心静电图像。12

成立条件 阈值和势垒必须在相同体偏置、温度与提取方法下比较；DIBL不等于漏结本身的产生电流

阈值、漏电与输出非理想

公式

DIBL量化阈值对漏压的敏感度

在固定阈值提取电流和两个漏压之间，DIBL可用阈值下降除以漏压增量表示；数值越大，说明漏端越能控制源端势垒。13

DIBL ≈ −ΔVT / ΔVDS

VT
按规定电流或外推法得到的阈值电压，单位 V
VDS
漏源电压，单位 V

成立条件 两个阈值必须采用同一提取规则；符号约定不同，工程报告常给正的下降幅度

边界

阈值滚降与DIBL观察不同自变量

阈值滚降描述VT随沟道长度缩短的变化，DIBL描述VT随漏压升高的变化；二者同受二维电势影响，但不能用同一条曲线或数值互换。12

成立条件 比较栅长时需控制漏压与工艺参数；比较漏压时需固定器件几何和阈值提取

机制

穿通是源漏耗尽区逼近后的严重状态

当源漏耗尽区在体内逼近或连通，源端载流子可沿弱栅控路径被漏端电场收集，关断电流不再由理想表面亚阈值通道独立决定。12

成立条件 穿通路径可位于表面以下；高沟道掺杂或浅结可抑制但会带来其他代价

边界

沟道长度调制不是DIBL的同义词

沟道长度调制关注导通后漏端高场区扩展导致有效沟道缩短和输出电导增加；DIBL关注源端注入势垒在漏压下被降低。12

成立条件 二者都可使漏电流随VDS增加；必须结合工作区、栅压和阈值提取区分

静电控制尺度与结构设计

公式

自然长度描述漏端扰动沿沟道的衰减尺度

二维泊松方程可把介电常数、氧化层厚度和体区厚度组合成结构相关自然长度λ；沟道长度相对λ越大，源端势垒越接近由栅极独立控制。12

electrostatic control ∝ L / λ

L
电学沟道长度，单位 nm
λ
由结构与介电边界决定的自然长度，单位 nm

成立条件 λ的具体系数随单栅、双栅、圆柱或矩形边界变化；经验判据不能替代完整二维或三维模拟

机制

薄体和多栅缩短最差未受控路径

减薄沟道体并从两侧、三侧或全周施加栅场，使沟道中最远离栅极的位置更近，从几何上减弱漏端电势侵入。12

成立条件 薄体会增强量子限制和尺寸变异；多栅仍需控制源漏接入、寄生和制造偏差

FinFET 后续：FinFET以窄鳍和多面栅改善短沟道静电。

抑制方法与代价

边界

更薄EOT受隧穿、缺陷和可靠性约束

提高栅电容能加强栅控，但直接减薄物理介质会增加隧穿漏电与电场风险；高k材料用于在保持较大物理厚度时降低EOT。13

成立条件 高k/金属栅仍有界面、功函数和缺陷问题；EOT不是介质的实际几何厚度

边界

更高沟道掺杂会交换迁移率和变异

提高体区或局部晕环掺杂可缩小耗尽区并抑制穿通，却会增加库仑散射、结电容、带间隧穿风险与随机掺杂引起的VT离散。13

成立条件 实际掺杂轮廓不是均匀常数；低功耗与高性能器件的优化目标不同

边界

更浅源漏结会增加电阻与接触压力

浅结可减小漏端向沟道的耦合范围，但源漏扩展区更薄时串联电阻上升，因此需要同时优化掺杂梯度、外延、硅化物和接触。13

成立条件 结深和电阻是相互约束而非独立旋钮；峰值掺杂还受激活、扩散与缺陷限制

测量与建模边界

机制

短沟道诊断必须采用多指标和统计分布

VT(L)、DIBL、S、Ioff、输出电导、结漏与高场电流需要在PVT和器件样本分布上共同分析，单个典型I-V或标称栅长不能证明缩放稳健。12

成立条件 阈值提取、版图和体偏置需一致；随机掺杂、线边粗糙和尺寸偏差会改变尾部风险

出处

3 本教材 · 8 处引用
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    Integrated Circuit Fabrication: Science and Technology

    James D. Plummer, Peter B. Griffin · 2023 prepublication version · 2023

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