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半导体开放世界

硅通孔工艺集成

TSV Process Integration也称 TSV制程整合、硅通孔工艺

把制孔、隔离、阻挡与填充、平坦化和背面外露接成满足热预算与可靠性要求的流程。

进阶出处 3 份资料
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速览

约 1 分钟

一根 TSV 不是一次刻孔就能完成。制孔之后还需要隔离、金属化和填充，随后平坦化、减薄及外露；这些步骤必须和晶体管及金属互连的制造顺序配合。

系统理解

约 2 分钟

流程首先确定 TSV 相对于器件与后段互连的插入位置。深孔形貌影响衬层和种子层覆盖，覆盖又影响电镀填充及绝缘可靠性；填充后的表面和薄晶圆支撑条件决定 CMP 与外露能否一致完成。每个步骤都有可独立失效的边界，不能只凭最终外观判断整条流程合格。

在 TSV 结构基础上接入刻蚀、沉积和 CMP，再进入键合与三维封装流程。

关键参数

关键参数
参数单位含义
有效刻蚀速率m/s包含循环影响的垂直去除速率
衬层覆盖—孔壁、底部和转角局部厚度与连续性
填充缺陷—孔洞、缝隙与不连续导电路径
厚度均匀性m减薄和外露一致性的几何约束

常见误区

  • 刻好盲孔就已经实现贯通。
  • 沉积越厚或电流越大总能改善可靠性。
  • 正面 CMP 和背面外露是同一件事。

工程深入

14 条结论 · 1 道例题

集成时序

定义

先孔、中孔和后孔描述与器件互连流程的相对位置

在本教材的约定中，via-first 在前段器件制造之前形成，via-middle 位于器件完成之后、主要金属互连之前，via-last 位于后段互连完成之后；引用工艺名时应同时说明流程边界。1

成立条件 不同资料可能采用不同流程命名；不能只凭名称判断热预算或结构。

机制

盲孔填充与背面外露是分开的工艺任务

一种 TSV 路线先从正面形成并填充盲孔，再经背面减薄和外露工艺接触导体；孔已填满不代表上下表面已经实现电连接。12

成立条件 属于一种流程选择，不能推广为所有 TSV 都必须先制盲孔。

刻蚀与孔形

机制

Bosch 孔形来自刻蚀和侧壁保护的交替控制

Bosch 深硅刻蚀通过刻蚀与钝化交替推进深孔。循环参数会改变刻蚀速率、侧壁形貌和扇贝纹，不能只以最大刻蚀速率评价工艺。1

成立条件 讨论 Bosch 路线；不把具体气体配比和循环时间规定为通用配方。

边界

侧壁扇贝纹可能影响后续衬层可靠性

深硅刻蚀留下的侧壁起伏不仅是几何外观问题，也可能影响后续薄膜完整性；独立 TSV 实验表明减小侧壁扇贝纹有利于所研究的阻挡层/衬层体系可靠性。13

成立条件 结论针对所研究工艺和材料；不能把减小任意粗糙度等同于保证寿命。

绝缘与热预算

机制

介电衬层隔离通孔导体与硅体

金属 TSV 需要介电衬层限制导体与硅基体之间的漏电和电耦合；覆盖连续性、局部厚度与缺陷都关系到绝缘表现，不能只检查平均厚度。13

成立条件 适用于需要电隔离的金属 TSV；并非把硅基体视作理想导体。

边界

衬层方法必须满足已有器件的热预算

热氧化可在适合的硅结构上形成绝缘层，但其高温不能无条件用于已有器件和互连的晶圆；低温沉积方案仍要验证高深宽比孔内的覆盖能力。1

成立条件 温度上限由实际器件、金属和工艺历史决定，不采用一个固定温度概括所有流程。

阻挡层与填充

机制

阻挡层与种子层的任务不同

扩散阻挡层用于限制金属向周围材料迁移，Cu 种子层则为后续电沉积提供导电表面；两者不能因同属孔壁薄膜而相互替代。12

成立条件 实际材料体系可合并部分功能，但必须分别验证阻挡与导电连续性。

边界

高深宽比会放大孔内薄膜覆盖的困难

高深宽比孔内若阻挡层或种子层不连续，后续填充和绝缘可靠性可能同时受到影响；增加名义膜厚不能替代对侧壁与底角覆盖的验证。13

成立条件 失效取决于具体材料、形貌与沉积方式；不是所有厚膜都更可靠。

机制

无孔洞电镀依赖孔内生长分布而非只看总沉积量

孔口过快生长可能提前封闭入口并留下孔洞；从底部向上推进的填充需要协调电解液、添加剂、电流波形和孔形。增加总电流并不能保证更快得到合格通孔。12

成立条件 针对 Cu 电沉积路线；不把某一研究的电流波形作为所有设备通用参数。

边界

润湿和种子层缺陷可在电镀前埋下孔洞风险

电解液未充分进入深孔或种子层表面状态不良，会妨碍连续成核和填充；电镀外表平整不意味着深孔底部没有缺陷。12

成立条件 预处理需与种子层及电解液兼容；不提供未经验证的化学配方。

平坦化与外露

机制

正面 CMP 和背面外露的去除目标不同

正面 CMP 主要去除电镀后表面多余金属并控制凹陷；背面外露则在减薄后去除覆盖通孔端部的材料，以便建立背面连接。二者不能作为同一个抛光步骤理解。1

成立条件 具体方案可采用不同的 CMP、刻蚀或组合工艺。

边界

薄晶圆拿持会约束背面工艺

减薄后晶圆的机械支撑和厚度均匀性会影响 TSV 外露的一致性；临时键合载体、减薄与后续外露需要作为连贯流程设计。1

成立条件 不是所有厚度和结构都必须使用同一载体方案。

过程测试与估算

机制

中间测试用于阻止缺陷结构继续累积成本

可在后续金属化、减薄或堆叠之前利用工艺测试结构评估 TSV 的漏电与耦合表现，再决定是否继续。测试通过的含义只限于被测试的失效模式和条件。1

成立条件 测试结构需代表目标工艺，不能把少量测试点等同于每个通孔全部无缺陷。

公式

恒定有效刻蚀速率只能给出刻蚀阶段的时间估算

若在教学近似中把有效垂直刻蚀速率视为常数，孔深除以该速率可估算净刻蚀时间；它不是完整 TSV 制造周期，也不能忽略实际深度和图形密度带来的速率变化。1

tetch≈H/vt_{\mathrm{etch}}\approx H/v
tetch ≈ H/v
tetch
净刻蚀时间，单位 s
H
目标孔深，单位 m
v
恒定有效垂直刻蚀速率，单位 m/s

成立条件 速率 v 是该结构下含刻蚀/钝化循环影响的有效垂直速率。；不计装片、抽气、清洗、沉积、填充、CMP 和减薄时间。

例题：动手算一次教学假设，可复算

教学假设：目标深度 60 μm、孔径 10 μm，恒定有效刻蚀速率为 5.0 μm/min，估算深宽比和净刻蚀时间。

已知

  1. H=60×10⁻⁶ m
  2. D=10×10⁻⁶ m
  3. v=5.0×10⁻⁶/60 m/s

步骤

  1. AR=(60×10⁻⁶)/(10×10⁻⁶)=6.0，深度与孔径使用同一长度单位。
  2. v=8.333×10⁻⁸ m/s，将 μm/min 转换为 m/s。
  3. tetch=(60×10⁻⁶)/(8.333×10⁻⁸)=720 s=12 min，用恒定有效速率计算净刻蚀阶段所需时间。
结果 深宽比为 6.0，净刻蚀时间约 12 min。

两个结果用于比较几何与时间量级，数值是教学假设。

不能外推到 真实深孔速率可能随深度和图形密度变化；不得当作产线配方或完整周期。

出处

3 份资料 · 21 处引用
  1. 1

    三维电子封装的硅通孔技术

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  2. 2

    Copper Electrodeposition for 3D Integration

    Rozalia Beica; Charles Sharbono; Tom Ritzdorf · 2008

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  3. 3

    Reliability challenges for barrier/liner system in high aspect ratio through silicon vias

    Yunlong Li; Stefaan Van Huylenbroeck; Els Van Besien; Xiaoping Shi; Chen Wu; Michele Stucchi; Gerald Beyer; Eric Beyne; Ingrid De Wolf; Kristof Croes · 2014

    • Impact of Si dry etch on liner integrity；Conclusions；Microelectronics Reliability 54 (2014), pp.1949–1952；核验的是出版社网页对应段落，PDF页未取得 支持：侧壁扇贝纹可能影响后续衬层可靠性
    • Introduction；Experiments；高深宽比结构衬层可靠性；Microelectronics Reliability 54 (2014), pp.1949–1952；核验的是出版社网页对应段落，PDF页未取得 支持：介电衬层隔离通孔导体与硅体
    • Introduction；Conclusions；高深宽比与 barrier/liner 相互影响；Microelectronics Reliability 54 (2014), pp.1949–1952；核验的是出版社网页对应段落，PDF页未取得 支持：高深宽比会放大孔内薄膜覆盖的困难
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