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半导体开放世界

静态 CMOS 多输入网络

Static CMOS Multi-input Networks

用互补上下拉网络构造多输入函数，核对输入模式、串联节点与尺寸的边界。

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速览

约 1 分钟

数字逻辑节点说明布尔与时序抽象，反相器说明单门基础；这里进一步把多输入函数映射到实际互补串并联网络。

系统理解

约 2 分钟

先求使输出为低的导通条件，再构造互补上拉。稳定逻辑正确与动态性能是两件事：输入模式、内部节点电压和器件宽度共同改变噪声与延时。对偶网络和一阶电阻用于建立候选，最终需按引脚、负载和工艺条件验证。

在CMOS反相器之后理解多输入晶体管网络，再衔接逻辑综合与动态电路。

关键参数

关键参数
参数单位含义
导通函数与极性—区分下拉导通条件和实际输出函数
串联堆叠与内部电容—决定路径电阻及内部电荷
器件宽度和输入模式—影响负载、驱动及噪声边界

常见误区

  • 把下拉导通函数直接当作输出函数。
  • 同一真值表中的输入引脚时序一定相同。
  • 统一加宽必然同比减小门延时。

工程深入

12 条结论 · 1 道例题

互补网络构造

定义

多输入互补门用两张导通网络实现同一输出

静态互补门的NMOS下拉网络决定哪些输入组合把输出接地，PMOS上拉网络实现互补的接通条件。正确构造后，稳定合法输入下恰有一个网络为输出提供到电源轨的通路。12

成立条件 只讨论无三态使能的静态互补门，瞬态与漏电不包含在理想开关判据中。

机制

NMOS串联与并联分别表达导通条件的与和或

在NMOS开关抽象中，串联支路要所有控制量均为高才导通，并联支路只需至少一支导通。因此先写清输出应为低的条件，再把其中的与、或逐层转成串、并联。1

成立条件 控制端是已给定极性的布尔量；本条不把导通函数直接当成输出函数。

机制

上拉网络通过串并联对偶获得而不是照抄下拉网络

对由串并联NMOS构成的下拉网络，构造对应PMOS网络时逐层交换串联与并联，并保留对应输入控制。PMOS低电平导通的特性使两张网络实现互补条件。1

成立条件 适用于本页的串并联网络构造；不声称任意晶体管网络都能靠图形交换直接得到最优实现。

公式

AOI22将两条串联支路的或转换成反相输出

令下拉网络由AB与CD两条串联支路并联，稳定输出为Y=¬(AB+CD)。上拉网络是两组并联PMOS再串联；若需要AB+CD的非反相结果，还要增加反相级或重新分解。12

Y=AB+CD‾Y=\overline{AB+CD}
Y = ¬(AB + CD)
Y
AOI22的稳定输出，单位 1
A、B、C、D
布尔输入；相乘为与，加号为或，单位 1

成立条件 A、B、C、D为二值输入，AB表示逻辑与，加号表示逻辑或。；忽略传播过程，只验证稳态真值和导通互补。

边界

只有原极性输入的单级互补网络自然形成反相函数

用原极性输入直接驱动NMOS下拉与其PMOS对偶时，输出是下拉导通函数的反相。实现AND或OR等正极性功能通常需要额外反相或多级结构，不能把逻辑符号的极性省略。12

成立条件 输入若已有反相信号、采用差分或其他电路系列，必须重新分析，不能套用本条限制。

输入模式与串联模型

边界

多输入门没有一条覆盖所有输入模式的传输曲线

其余输入固定在哪个值、哪个输入正在变化，会改变导通器件数、内部节点电位及体效应，因而改变多输入门的传输曲线和噪声容限。把所有输入绑在一起扫描不一定覆盖最坏情形。1

成立条件 讨论静态NAND等多输入门；最坏输入模式应结合具体器件、连接和工艺判断。

公式

按宽度补偿串联电阻只是尺寸选择的一阶起点

在固定沟道长度且电阻与宽度成反比的模型中，串联管的路径电阻按各管电阻相加。k个等宽串联管若都取参考管宽度的k倍，可在该模型中恢复参考电阻，但不等于恢复相同延时。12

Rpath≈∑i=1kRrefWrefWi,Wi=kWref⇒Rpath≈RrefR_{\mathrm{path}}\approx\sum_{i=1}^{k}R_{\mathrm{ref}}\frac{W_{\mathrm{ref}}}{W_i},\qquad W_i=kW_{\mathrm{ref}}\Rightarrow R_{\mathrm{path}}\approx R_{\mathrm{ref}}
Rpath ≈ Σi Rref Wref/Wi；Wi = kWref 时 Rpath ≈ Rref
Rpath
串联导通路径的一阶等效电阻，单位 Ω
Rref
同器件类型参考管导通电阻，单位 Ω
Wref
参考管宽度，单位 m
Wi
第i个串联管宽度，单位 m
k
串联器件数，单位 1

成立条件 忽略速度饱和、体效应、节点电压依赖及扩散电容变化。；参考管与比较管属于同一种器件；PMOS与NMOS不能仅按宽度直接等同。

例题：动手算一次教学假设，可复算

三管串联，分别比较每管宽1.00 μm与3.00 μm时的路径电阻。

已知

  1. 教学模型取参考NMOS电阻3.00 kΩ、宽度1.00 μm。
  2. 固定沟道长度，电阻与宽度成反比，忽略寄生。

步骤

  1. Rpath = 3 × 3.00 kΩ = 9.00 kΩ，三个相同电阻串联。
  2. Ri = 3.00 × 1.00/3.00 = 1.00 kΩ，只应用声明的反比电阻模型。
  3. Rpath = 3 × 1.00 kΩ = 3.00 kΩ，恢复参考电阻而非保证相同传播延时。
结果 未加宽为9.00 kΩ；三倍宽后为3.00 kΩ。

增加宽度可以补偿理想路径电阻，但会改变输入与内部寄生负载。

不能外推到 数值为教学假设；不表示工艺推荐尺寸，也不包含真实晶体管非线性与寄生电容。

机制

串联内部节点的初始电压使输入引脚不完全等价

即使真值表对两个输入对称，迟到输入连接在靠输出端还是靠电源轨的一侧，可能改变要充放的内部电荷和延时。引脚交换应按实际输入到达模式与单元表征检查。12

成立条件 结论针对有内部节点的串联网络；不把某个输入位置在一种波形下更快推广到所有转换。

尺寸与实现边界

边界

加宽晶体管同时改变前级输入负载与本级寄生

降低导通电阻的尺寸调整也会增加栅电容和扩散电容。若主要负载就是门自身寄生，统一加宽不一定缩短延时；必须把前级驱动与后级负载共同纳入比较。12

成立条件 不是重新定义逻辑努力；这里只解释晶体管网络的自载和上游负载。

边界

高扇入合成到一个复合门不保证比多级实现更快

复合门能够减少逻辑级数，却可能增加堆叠深度、输入电容和寄生。分解与合并应按实际负载和关键输入比较，而不是把较少逻辑级数直接等同于更小路径延时。12

成立条件 逻辑努力的路径计算方法复用既有节点，本条强调电路拓扑选择的物理边界。

关联

多输入逻辑功能与库引脚时序必须分别验证

真值表或开关网络检查回答布尔功能是否正确，晶体管或单元表征再回答各输入转换、输出负载及条件下的延时。功能对称不能代替引脚时序等价，功能正确也不代替噪声检查。12

成立条件 至少区分静态功能、最坏输入模式、传播时间及工作条件。

边界

静态互补门的稳态鲁棒性不自动推广到其他电路系列

静态互补网络在稳定输入下持续驱动输出；动态门则可能依靠浮空电容保存状态，有比逻辑还存在驱动强度竞争。不能因为布尔功能相同就沿用相同的保持、噪声或时钟假设。12

成立条件 漏电和瞬态直通仍然存在；本条不声称真实静态CMOS零功耗。

出处

2 本教材 · 21 处引用
  1. 1

    数字集成电路：电路、系统与设计（第2版）

    Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić

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  2. 2

    CMOS超大规模集成电路设计（第4版）

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