可编程逻辑阵列

Programmable Logic Array

以与平面形成共享积项、或平面选择输出，在两级函数映射与阵列电气代价之间取舍。

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约 1 分钟

PLA把积之和变成规则行列连接，但两级逻辑名称不等于任意规模都只有两个固定延迟。

系统理解

约 2 分钟

先把函数映射为文字和积项，再决定积项到各输出的连接。逻辑共享、阵列规则性与电容负载共同作用；PAL、ROM与PLA的连接自由度不同。伪nMOS和动态电路各有功耗、上拉或评估时序边界，复杂控制与算术函数应按实现目标选择映射。

承接逻辑综合的函数映射，在具体阵列组织上分析两级实现，不重建数字逻辑入口。

关键参数

关键参数
参数	单位	含义
输入、积项与输出数	—	共同限定两平面可容纳的连接
共享与扇出	—	逻辑节省与驱动负载需一起核查
电路系列和时序	—	区分静态竞争电流与动态预充评估要求

常见误区

所有积项都是完整最小项。
可编程必然表示可在现场反复重写。
PLA平面不加寄存器也能保存状态。

工程深入

12 条结论 · 1 道例题

两级函数映射

定义

PLA用可选连接组织积项与输出

可编程逻辑阵列先在与平面形成所需文字的乘积项，再由或平面选择积项组合成各输出。这里的可编程首先描述连接可被确定，不自动表示使用中能随意重写或断电保持。^{1, 2}

成立条件 与、或为布尔运算。；具体配置技术和重编程能力必须另查实现。

边界

积项可以不包含所有输入变量

一个积项是若干正或反输入文字的逻辑与；未被选入的输入不影响这个积项。只有包含全部输入各一次的完整积项才是对应单一输入组合的最小项，不能把所有简化积项都视为全译码的一行。^{1, 2}

成立条件 不在同一非零积项里同时选入某变量及其反相。；本页区分一般乘积项和全变量最小项以避免术语混淆。

机制

多个输出可以共用同一积项

如果多个输出表达式包含相同积项，与平面可只产生一次，再由或平面把它连接到多个输出。共享减少重复计算的积项数量，但增加该积项的输出负载，逻辑节省不能直接等同于更短延迟。^{1, 2}

成立条件 先按布尔等价确认是同一积项。；共享后的负载、输出极性和实际电路仍须核对。

公式

与或平面分别对应积项和输出选择

给定积项集合后，每个输出由与它相连的那些积项作逻辑或；两平面的连接共同定义函数。改变输出选择并不改变被共享积项本身，修改输入文字连接则可能影响使用该项的多个输出。^{1, 2}

p_k=\bigwedge_{\ell\in L_k}\ell,\qquad y_j=\bigvee_{k\in S_j}p_k

pk: 第k个积项，单位 1
Lk: 该积项选择的文字集合，单位 1
Sj: 输出j选择的积项编号集合，单位 1
yj: 输出j的逻辑值，单位 1

成立条件 ℓ为选中的输入或反输入文字；Sj为输出j选中的积项集合。；空积项或恒定输出的处理按实际实现约定，本例不使用。

例题：动手算一次教学假设，可复算

用PLA表示y0=ab∨¬ac、y1=ab∨bc，需要哪些共享积项与输出连接？

已知

输入为a、b、c三个二进制变量。
只计逻辑积项和输出选择连接，不计缓冲及反相器。

步骤

p0=ab；p1=¬ac；p2=bc，ab只产生一次并供两个输出共享。
y0=p0∨p1；y1=p0∨p2，或平面有四个积项到输出的选择连接。
a=1,b=1,c=0：p=(1,0,0)，y=(1,1)，用一组输入验证两个输出都由共享项ab置1。

结果 3个不同积项，4个积项到输出连接；示例输入得到(y0,y1)=(1,1)。

结构计数与完整八行真值表验证分开，脚本检查全部输入。

不能外推到 教学函数，不声明最优晶体管数、面积或真实时序；未声称该积项集合为所有代价函数下的全局最优。

结构边界

边界

ROM全译码与PLA选择积项不是同一资源组织

逻辑上ROM的译码部分形成所有输入组合，再由存储阵列选取输出值；PLA可以只实现函数需要的积项，并在输出间共享。两者都能描述组合函数，但相同真值表不表示具有相同阵列密度与负载。^{1, 2}

成立条件 讨论结构映射，不把所有ROM宏实现成同一种晶体管电路。；输入变量数增加时，全组合数量与实际选用积项数分开计算。

边界

PAL只允许改变部分连接平面

典型PAL把与平面设为可编程而将或平面按预定结构固定；PLA的与、或平面均可选连接。某个输出能使用多少积项因此受结构约束，不能拿一般PLA连接能力替代具体PAL资源表。²

成立条件 限定教材所述典型结构，实际宏单元扩展需查器件。；不把PAL、PLA和现代LUT式FPGA统称为相同电路。

关联

有限状态机还需要保存状态的元件

PLA的两级组合平面本身不保存时序状态。将输出经寄存器反馈到输入可构成状态更新结构，但仍要定义时钟、复位和采样约束，不能把任意组合反馈当作可靠状态机。^{1, 2}

成立条件 寄存器可在阵列外或宏单元中实现。；不重复数字逻辑节点的状态机基础，仅说明PLA实现边界。

物理代价

机制

规则阵列有利于规划但不能省略寄生检查

固定的行列组织使连接位置和重复单元更有规律，便于估计阵列外形和主要负载。不过实际使用的积项、输出分发和连线长度仍影响速度与功耗，规则性不代表已经取得签核结果。^{1, 2}

成立条件 针对给定阵列资源和实现方式。；不把可预测寄生等同于没有寄生或不需要提取。

边界

大阵列的未充分利用部分仍可能形成负载

增大积项和输出资源提供更多函数容纳能力，但较长行列及中间节点电容可能降低性能、增加充放电开销。即使只有部分逻辑连接有效，也不能仅按有效积项数量推断整阵列功耗。^{1, 2}

成立条件 实际负载取决于布线和电路结构，不假定所有未用交叉点都有相同电容。；不把负载趋势量化成未经实现的固定百分比。

电路与选型

边界

伪nMOS实现需要核对静态电流和上拉响应

一种紧凑PLA可用伪nMOS或非门实现，但在下拉网络导通时存在直流竞争电流，上拉也有响应限制。采用使能关断可减少不使用时的电流，却不能据此宣称有效评估期间零静态功耗。¹

成立条件 限定伪nMOS拓扑，不推广到所有PLA。；本批不使用教材旧工艺尺寸作为现代面积规格。

边界

动态两平面级联必须安排评估与捕获

动态PLA可以减少伪nMOS的竞争电流，但与平面评估期间的变化未必满足或平面需要的输入单调条件。应延后后级评估直到积项有效，并在前级重新预充前捕获输出，不能只因去掉静态竞争就省略时序链。¹

成立条件 限定教材动态或非/或非PLA的级联结构。；复制延时还需覆盖最慢路径与设计角，不给固定安全余量。

关联

PLA与多级逻辑应按函数和实现目标选择

易压缩成共享积项的控制函数可能适合规则两级阵列；需要复杂多级分解的算术或大扇出连接则可能更适合其他映射。应比较等价功能、资源、负载和时序，不把阵列或综合风格本身当作全局最佳保证。^{1, 2}

成立条件 与逻辑综合节点衔接，不替代同库和同约束下的实现比较。；不将教材历史市场判断当作当前产品推荐。

出处

2 本教材 · 21 处引用

1
CMOS超大规模集成电路设计（第4版）
- 第 12 章 §12.6–12.7；；PDF pp.898–899，第 459–460 页 支持：PLA用可选连接组织积项与输出；积项可以不包含所有输入变量；多个输出可以共用同一积项；与或平面分别对应积项和输出选择；ROM全译码与PLA选择积项不是同一资源组织；有限状态机还需要保存状态的元件；规则阵列有利于规划但不能省略寄生检查；大阵列的未充分利用部分仍可能形成负载；PLA与多级逻辑应按函数和实现目标选择
- 第 12 章 §12.6–12.7；；PDF pp.899–900，第 460–461 页 支持：伪nMOS实现需要核对静态电流和上拉响应
- 第 12 章 §12.6–12.7；；PDF pp.899，第 460 页 支持：动态两平面级联必须安排评估与捕获
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2
数字集成电路：电路、系统与设计（第2版）
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić
- 第 8 章 §8.5.2；；PDF pp.319–322，第 297–300 页 支持：PLA用可选连接组织积项与输出；积项可以不包含所有输入变量；多个输出可以共用同一积项；与或平面分别对应积项和输出选择；ROM全译码与PLA选择积项不是同一资源组织；有限状态机还需要保存状态的元件；规则阵列有利于规划但不能省略寄生检查；大阵列的未充分利用部分仍可能形成负载；PLA与多级逻辑应按函数和实现目标选择
- 第 8 章 §8.5.2；；PDF pp.319–321，第 297–299 页 支持：PAL只允许改变部分连接平面
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关键参数

常见误区

两级函数映射

#PLA用可选连接组织积项与输出

#积项可以不包含所有输入变量

#多个输出可以共用同一积项

#与或平面分别对应积项和输出选择

已知

步骤

结构边界

#ROM全译码与PLA选择积项不是同一资源组织

#PAL只允许改变部分连接平面

#有限状态机还需要保存状态的元件

物理代价

#规则阵列有利于规划但不能省略寄生检查

#大阵列的未充分利用部分仍可能形成负载

电路与选型

#伪nMOS实现需要核对静态电流和上拉响应

#动态两平面级联必须安排评估与捕获

#PLA与多级逻辑应按函数和实现目标选择

CMOS超大规模集成电路设计（第4版）

数字集成电路：电路、系统与设计（第2版）