跳到正文
半导体开放世界

动态与多米诺逻辑

Dynamic and Domino Logic

通过预充、单调评估与保持机制组织动态节点，理解可级联条件及电荷完整性。

进阶出处 2 本教材
报告问题

速览

约 1 分钟

动态门不是另一种真值表符号：它要先初始化电荷，再在受约束的时间窗中评估；多米诺用静态输出级组织单调的级联。

系统理解

约 2 分钟

动态节点在某些阶段没有持续的低阻上拉，因而逻辑成立同时依赖初始状态、输入单调性、时钟与电荷保持。足管、静态反相级、keeper和辅助预充分别处理不同问题；满足其中一项不能替代其他约束，也不能只凭器件数比较整条路径。

从静态互补网络过渡到受时钟协议约束的组合电路；动态存储节点与SRAM单元不混为同一主题。

关键参数

关键参数
参数单位含义
预充/评估窗口—明确时钟极性、有效输入与结果读取时刻
动态与内部节点电容F决定保持及分享的电压变化
净漏电与保持强度A控制状态维持和合法评估竞争
允许电压损失V由接收门及噪声预算决定

常见误区

  • 同相裸动态门可以任意直接级联。
  • 输入后来改正会自动恢复已经放掉的电荷。
  • keeper越强就总是越好。

工程深入

12 条结论 · 1 道例题

预充与评估协议

定义

动态节点在预充和评估两个阶段承担不同任务

典型有足n型动态门在低时钟阶段由PMOS给动态节点预充为高，求值足管关断；高时钟阶段预充管关断，NMOS网络按输入条件放电，否则靠节点电容暂存高电平。12

成立条件 这里限定该n型时钟极性；p型动态门和其他时钟方案不能直接套用。

机制

足管避免预充阶段下拉网络与预充管直接竞争

时钟控制的底部NMOS在预充阶段切断接地路径，使输入即使使逻辑网络导通，也不直接与预充PMOS形成贯通。移除足管需要另外保证输入或预充时序，不是无代价地删掉一个器件。12

成立条件 实际器件关断仍有漏电；足管也会增加评估路径电阻和时钟负载。

边界

n型评估网络要求输入不发生高到低回退

求值时输入可保持低、保持高或从低上升，但已建立的放电可能不可撤销。若先高后低，动态输出即使已不该为低，也不能靠关闭下拉网络自行回到预充高电平。12

成立条件 指采用非反相输入控制的n型下拉网络及其求值窗口；其他编码必须独立分析。；满足单调性仍不能排除漏电、电荷分享或耦合引起的错误。

机制

同相时钟的裸动态门直接级联可能在输入未稳定前丢失电荷

上一级动态输出起初为高、评估时下降，下一级会在它下降之前先看到导通输入并错误放电。后续输入变低只切断放电，不能保证把已损失的电荷补回。12

成立条件 针对直接连接且共用评估相位的n型动态级；不排除另行设计延迟时钟等专门方案。

多米诺级联

机制

多米诺在动态节点后加静态反相器以恢复可级联极性

预充时动态节点为高而静态反相器输出为低；求值时动态节点只可能下降，反相器输出只可能上升。由此产生的输出适合作为下一个n型动态级的单调输入。12

成立条件 原始输入仍需遵守对应的稳定或单调条件，不能靠加一个反相器修复任意毛刺。

边界

标准单轨多米诺链不能任意插入反相布尔功能

动态级后的反相器使标准多米诺组合呈非反相行为。若在链内产生下降的有效输入再接普通n型动态级，就会破坏单调协议；需要重构功能、终止到静态逻辑或使用专门编码与时钟方案。12

成立条件 本条不把单轨多米诺限制推广到双轨、复合或错相动态结构。

保持与电荷完整性

公式

未被主动补偿的动态节点只有有限保持时间

把动态节点的净流出漏电近似为常量时，电荷损失为漏电流乘时间，电压下降由损失电荷除以有效电容决定。允许的下降越小，评估驻留时间越受限制，不能默认无限暂停时钟。12

ΔV≈IleaktCdyn,thold≈CdynΔVallowIleak\Delta V\approx\frac{I_{\mathrm{leak}}t}{C_{\mathrm{dyn}}},\qquad t_{\mathrm{hold}}\approx\frac{C_{\mathrm{dyn}}\Delta V_{\mathrm{allow}}}{I_{\mathrm{leak}}}
ΔV ≈ Ileak t/Cdyn，thold ≈ Cdyn ΔVallow/Ileak
ΔV
动态节点电压下降，单位 V
Ileak
近似恒定净流出漏电，单位 A
t
评估驻留时间，单位 s
Cdyn
有效动态节点电容，单位 F
thold
达到允许下降量的模型时间，单位 s
ΔVallow
外部给定的允许电压下降，单位 V

成立条件 模型不含keeper补偿，Ileak为该时间窗内净流出电流的正近似值。；实际漏电随电压和温度变化；允许下降量需由接收门与噪声预算给出。

机制

反馈keeper必须在保持能力与放电竞争间折中

动态节点为高时，反馈上拉补偿漏电并提高抗小扰动能力；合法评估开始时它又会暂时与下拉网络竞争，待静态输出改变后关断。太弱不足以保持，太强会阻碍放电并增加延时。12

成立条件 没有跨工艺通用的keeper宽度百分比；应按漏电、噪声与最弱合法下拉条件核对。

公式

内部节点接通可在没有接地通路时拉低动态输出

若已预充的输出电容连接到较低电压的内部电容，电荷重新分配就会使输出下降，即使完整下拉路径没有导通。在可完全均压且电容恒定的模型中，用初始总电荷除以总电容求共同终值。12

Vfinal=CyVDDCy+Cx,ΔVy=VDD−VfinalV_{\mathrm{final}}=\frac{C_yV_{\mathrm{DD}}}{C_y+C_x},\qquad\Delta V_y=V_{\mathrm{DD}}-V_{\mathrm{final}}
Vfinal = Cy VDD/(Cy + Cx)，ΔVy = VDD − Vfinal
Vfinal
完全均压模型的共同终值，单位 V
Cy
预充输出节点电容，单位 F
Cx
初始为0的内部节点电容，单位 F
VDD
输出预充电压，单位 V
ΔVy
输出节点电压损失，单位 V

成立条件 以下式子采用输出初值VDD、内部初值0，忽略漏电、keeper电流和开关注入。；仅适用于连接器件未在均压前因阈值或体效应关断的情形；否则必须用分段模型。

例题：动手算一次教学假设，可复算

求终值与下降量。

已知

  1. 教学假设Cy=20.0 fF、Cx=10.0 fF，输出初值1.00 V、内部初值0。
  2. 连接器件允许完全均压；忽略漏电、keeper与开关注入。

步骤

  1. Qinitial = 20.0 fF × 1.00 V = 20.0 fC，内部电容初始为0，不贡献初始电荷。
  2. Vfinal = 20.0 fC/(20.0 + 10.0) fF = 0.667 V，采用总电荷守恒。
  3. ΔVy = 1.00 − 0.667 ≈ 0.333 V，只计算电荷分享引起的下降。
结果 共同终值约0.667 V，输出下降约0.333 V。

完整逻辑下拉路径未接地，也可能因内部节点分配损失电压余量。

不能外推到 数值为教学假设，不是某工艺的失效界限；若NMOS先关断或有keeper，结果须重新求解。

机制

内部节点预充可减少电荷分享但增加负载

把关键内部节点预充到适当电位可以缩小接通后的电荷重新分配。新增辅助器件会增加面积、时钟负载和扩散电容，故预充哪些节点需要结合合法输入与噪声预算选择。12

成立条件 不要求所有内部节点一律预充，也不声称预充消除其他噪声来源。

实现与适用边界

边界

动态门的速度或器件数优势不能直接转成整链功耗优势

动态网络可减少数据输入上的器件负载，但还需预充时钟、足管、keeper和辅助预充；周期性恢复也会增加活动。比较功耗必须把时钟及完整电路计入，不能只比较下拉网络晶体管数。12

成立条件 比较相同功能、吞吐和正确性条件，动态节点电容与活动都需实际计量。

关联

双轨编码扩展逻辑功能也带来两套信号与活动开销

双轨动态逻辑用两条线分别表示一个量的真、假有效状态，预充后再在求值期建立有效轨，因此可以表达单轨非反相链难以直接容纳的功能。代价包括额外布线、器件及活动，不能只把它看成免费产生反相信号。12

成立条件 有效编码与互斥条件必须由电路保证；本条不声明任意时刻两轨都是普通互补电平。

出处

2 本教材 · 24 处引用
  1. 1

    数字集成电路：电路、系统与设计（第2版）

    Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić

    查看这个来源 →
  2. 2

    CMOS超大规模集成电路设计（第4版）

    查看这个来源 →