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半导体开放世界

DRAM 电荷共享与灵敏放大器

DRAM Charge Sharing and Sense Amplifiers

从电容比、参考误差与列电路启动，定量分析小差分如何发展为可靠判决。

进阶出处 3 本教材
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速览

约 1 分钟

本页深化读0/1对称、预充偏差与电容比约束，原有DRAM概览仍负责基本定义与完整访问闭环。

系统理解

约 2 分钟

以电荷守恒建立输入信号，再分配失调和噪声预算。区分共享、再生、均衡、列选择与隔离各自的职责，并比较位线耦合结构。

先读DRAM概览和MOS电容，再看电荷预算、判决条件与刷新调度的耦合。

关键参数

关键参数
参数单位含义
电容比—位线负载与存储电容的比值
初始差分与失调—同一输入端上的可用电压预算
访问电流和感放时序—区分共享时间与全读取延迟

常见误区

  • 把理想推导数值当作产品保证。
  • 认为更强的单项指标自动改善整个阵列。

工程深入

12 条结论 · 2 道例题

电荷共享的定量深化

公式

读0和读1的信号极性可由同一守恒式得到

对预充到VDD/2的理想位线，满幅存0与存1在共享后产生大小相等、符号相反的差分；这只是对称模型结果，实际两种数据的裕量可以不同。12

ΔV1=CSNVDD2(CSN+CBL),ΔV0=−ΔV1\Delta V_1=\frac{C_{\mathrm{SN}}V_{\mathrm{DD}}}{2(C_{\mathrm{SN}}+C_{\mathrm{BL}})},\quad\Delta V_0=-\Delta V_1
ΔV1 = CSN·VDD/[2(CSN + CBL)]；ΔV0 = −ΔV1
CSNC_{\mathrm{SN}}
存储节点电容单位 F
CBLC_{\mathrm{BL}}
位线等效电容单位 F
VDDV_{\mathrm{DD}}
电源电压单位 V
ΔV1\Delta V_1
存1产生的初始差分单位 V
ΔV0\Delta V_0
存0产生的初始差分单位 V

成立条件 仅限线性两电容、共享期间无泄漏和耦合、访问管最终可均压；不替代晶体管瞬态模型。；完整推导见已有DRAM节点；本条给出两种初始状态的对称比较。

公式

相同预充偏差会压缩两种数据中较弱一侧的裕量

若两条位线都预充到VDD/2+ε而参考线保持该值，则存1信号与VDD/2−ε成正比，存0信号的绝对值与VDD/2+ε成正比。共享前两线相等并不保证读0和读1裕量对称。12

ΔV1=α(VDD/2−ε),ΔV0=α(−VDD/2−ε),α=CSNCSN+CBL\Delta V_1=\alpha(V_{\mathrm{DD}}/2-\varepsilon),\quad\Delta V_0=\alpha(-V_{\mathrm{DD}}/2-\varepsilon),\quad\alpha=\frac{C_{\mathrm{SN}}}{C_{\mathrm{SN}}+C_{\mathrm{BL}}}
ΔV1 = α(VDD/2 − ε)；ΔV0 = α(−VDD/2 − ε)；α = CSN/(CSN + CBL)
CSNC_{\mathrm{SN}}
存储节点电容单位 F
CBLC_{\mathrm{BL}}
位线等效电容单位 F
VDDV_{\mathrm{DD}}
电源电压单位 V
α\alpha
电容分压系数无量纲
ε\varepsilon
两位线共同预充偏差单位 V
ΔV1\Delta V_1
读1差分单位 V
ΔV0\Delta V_0
读0差分单位 V

成立条件 仅限线性两电容、共享期间无泄漏和耦合、访问管最终可均压；不替代晶体管瞬态模型。；ε是两线共同的初始偏置误差；两线间的差分不均衡是另一个误差项。

公式

给定最小信号可反求位线与单元电容比上限

把满幅读1公式反解，可从所需最小初始信号约束位线电容与单元电容之比；所需信号越大，可容许的位线负载比越小。12

CBLCSN≤VDD2ΔVmin−1\frac{C_{\mathrm{BL}}}{C_{\mathrm{SN}}}\le\frac{V_{\mathrm{DD}}}{2\Delta V_{\mathrm{min}}}-1
CBL/CSN ≤ VDD/(2ΔVmin) − 1
CSNC_{\mathrm{SN}}
存储节点电容单位 F
CBLC_{\mathrm{BL}}
位线等效电容单位 F
VDDV_{\mathrm{DD}}
电源电压单位 V
ΔVmin\Delta V_{\mathrm{min}}
要求达到的最小初始差分单位 V

成立条件 仅限线性两电容、共享期间无泄漏和耦合、访问管最终可均压；不替代晶体管瞬态模型。；0<ΔVmin<VDD/2；设计门限还需包含器件失调与噪声。

例题：动手算一次教学假设，可复算

教学模型取VDD=1.0 V、要求ΔVmin=40 mV，理想电容比上限是多少？若CBL/CSN=10，存0和存1的初始信号分别多少？

已知

  • 满幅存0或存1，位线预充VDD/2。
  • 不计失调、耦合和漏电。

步骤

  1. CBL/CSN ≤ 1/(2×0.040)−1 = 11.5把40 mV转换为0.040 V再反解。
  2. ΔV1 = 1/[2(1+10)] = 0.04545 V；ΔV0 = −0.04545 V两种状态在对称模型中互为相反数。
结果 比值上限11.5；比值10时信号约±45.5 mV。

仅剩约5.5 mV高于教学门限，尚未分配实际误差预算。

适用边界 这些数值是教学假设，不是DRAM产品保证值。

公式

单元电容加倍不会把信号严格加倍

当位线电容固定时，单元电容加倍后的信号增益为2(CSN+CBL)/(2CSN+CBL)，介于1与2之间；只有位线电容远大于单元电容时才接近两倍。12

G=2(CSN+CBL)2CSN+CBLG=\frac{2(C_{\mathrm{SN}}+C_{\mathrm{BL}})}{2C_{\mathrm{SN}}+C_{\mathrm{BL}}}
G = 2(CSN + CBL)/(2CSN + CBL)
CSNC_{\mathrm{SN}}
存储节点电容单位 F
CBLC_{\mathrm{BL}}
位线等效电容单位 F
GG
电容加倍前后的差分信号比无量纲

成立条件 仅限线性两电容、共享期间无泄漏和耦合、访问管最终可均压；不替代晶体管瞬态模型。；比较保持相同VDD和初始单元状态，未计面积和漏电的连带变化。

判决与再生条件

公式

允许的失调与噪声预算应小于可用初始差分

用最坏方向的输入等效失调和差分扰动作保守预算时，初始信号减去这些误差之后仍应大于要求的剩余裕量；三个量都须折算到同一感放输入。13

M=∣ΔV∣−∣Vos∣−∣Vnoise∣>0M=|\Delta V|-|V_{\mathrm{os}}|-|V_{\mathrm{noise}}|>0
M = |ΔV| − |Vos| − |Vnoise| > 0
ΔV\Delta V
信号位线相对参考线的电压差单位 V
MM
保守剩余输入裕量单位 V
VosV_{\mathrm{os}}
输入等效感放失调单位 V
VnoiseV_{\mathrm{noise}}
最坏差分扰动单位 V

成立条件 这是确定性最坏值预算，不是高斯噪声概率合成规则。；由两部教材的小信号判读机制推导，未给出通用失调规格。

公式

访问管电流估算给出共享时间而不是整个读取延迟

把共享期间电流近似为常量时，位线改变指定电压需要的时间为CBLΔV/Iaccess；它只估算信号发展阶段，不包含译码、再生、列选择和恢复。1

Δt≈CBLΔVIaccess\Delta t\approx\frac{C_{\mathrm{BL}}\Delta V}{I_{\mathrm{access}}}
Δt ≈ CBL·ΔV/Iaccess
CBLC_{\mathrm{BL}}
位线等效电容单位 F
ΔV\Delta V
信号位线相对参考线的电压差单位 V
Δt\Delta t
信号发展时间单位 s
IaccessI_{\mathrm{access}}
共享阶段平均访问电流单位 A

成立条件 式3.4为平均电流近似；访问管瞬态电流并非常量。

例题：动手算一次教学假设，可复算

位线等效电容100 fF，希望用2 ns形成200 mV信号，平均访问电流估计多少？

已知

  • CBL=100×10⁻¹⁵ F。
  • ΔV=0.200 V；Δt=2×10⁻⁹ s。

步骤

  1. ΔQ = 100×10⁻¹⁵×0.200 = 2.0×10⁻¹⁴ C位线所需电荷由电容乘电压得到。
  2. Iaccess = 2.0×10⁻¹⁴/(2×10⁻⁹) = 1.0×10⁻⁵ A = 10 μA电荷除以时间得到平均电流。
结果 平均访问电流约10 μA。

复算教材式3.4的示例；不能当作全读取周期。

适用边界 平均电流近似，非具体访问管尺寸或产品规格。

机制

nMOS先拉低、pMOS后拉高是一种受控感放启动顺序

教材列电路先降低nMOS公共源控制电位，使较低位线进一步下降，再提高pMOS公共源控制电位，把较高位线补到电源轨；时序控制参与正反馈启动。3

成立条件 指书中图12.47的拓扑，不断言所有DRAM感放都采用完全相同波形。

参考线与列电路

机制

均衡器的半电源点可由互补位线的电荷再分配形成

两条近似等电容的位线分别处于VDD和0时，断开驱动并连接均衡通路可得到接近VDD/2的共同电平；这使预充不必等同于从电源重新充满两根线。13

成立条件 需切断再生驱动；寄生差异、泄漏和参考网络会影响最终值。

边界

折叠位线主要抵消共同扰动而不是所有耦合

相邻真实线和参考线受到近似相同扰动时，共同电压变化在差分比较中可以抵消；来自邻近翻转线的不对称耦合仍会留下差分误差。3

成立条件 比较相同参考条件；两线不完全对称时不能保证共模完全消除。

公式

两条位线电容不等时均衡点会偏离半电源

两条位线分别从VDD和0出发再短接，若两线电容不同，最终电位由初始电荷除以总电容确定，只有两线电容相等时才正好为VDD/2。13

Veq=C1VDDC1+C2V_{\mathrm{eq}}=\frac{C_1V_{\mathrm{DD}}}{C_1+C_2}
Veq = C1·VDD/(C1 + C2)
VeqV_{\mathrm{eq}}
共享后均衡电位单位 V
C1C_1
初始高电平位线电容单位 F
C2C_2
初始低电平位线电容单位 F
VDDV_{\mathrm{DD}}
电源电压单位 V

成立条件 由电荷守恒和均衡器结构推导；均衡前已断开电源轨驱动。；将电容不匹配误差与共同预充误差区分，不包括外部参考稳压效果。

边界

列选择与感放使能不是同一个控制动作

感放负责把本地小信号再生成电源轨，列选择负责把其中一列接到I/O；因此列开关不应被当成产生初始感知差分的器件。13

成立条件 仅讨论教材列电路；不同实现可共享外围部分。

边界

共享外围前先隔离未选子阵列

相邻子阵列共用部分感放和I/O时，隔离开关决定哪个子阵列接入；未选侧的负载或状态不能任意并入正在判读的位线对。3

成立条件 书中图12.49共享nMOS感放部分和I/O；不概括为所有产品架构。

出处

3 本教材 · 21 处引用
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