封装基板的积层与微通孔

Build-up Package Substrates and Microvias也称积层封装基板、Build-up Substrate

用积层铜布线和微通孔，把芯片侧细间距端口转换为板级可装配的连接。

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封装基板是有层次的电连接和机械承载结构，而不只是芯片下面的一块板。芯板、积层、微通孔、阻焊和表面处理各自约束布线、厚度与装配。

系统理解

约 2 分钟

芯片焊盘、封装端子和系统板之间存在不同尺度。积层基板把导体与介质逐层建立，并通过微通孔形成垂直连接；有芯结构用芯板承担部分刚度和贯穿互连，无芯结构则把更多能力放在薄积层与制造载体上。

层数、孔径与线宽不能分开看。增加层数可以增加路径选择，但过孔落盘、参考面、可靠性和装配翘曲仍会限制可用布线。减薄或取消芯板可能改善部分互连寄生参数，却同时增加热机械与制造处理要求。

承接BGA和倒装互连，进一步连接微凸点、封装翘曲与三维集成的载板设计。

关键参数

关键参数
参数	单位	含义
层叠记号	—	按芯板上方、芯板、下方划分布线层
线宽/线距	μm	约束同层布线和隔离能力
微通孔/落盘	μm	共同决定层间连接和可用逃逸空间
基板总厚度	mm	影响垂直路径、搬运和热机械响应

常见误区

层数相同就表示可布线能力相同。
无芯基板没有介质或不需要机械支撑。
厂商最小设计规则可以无条件组合成任意产品。

工程深入

12 条结论 · 1 道例题

截面与连接层次

定义

基板的任务是连接不同尺度的端口

封装基板把裸片或转接板一侧的细间距连接，引到封装外侧端子；导体、介质和孔共同形成信号与电源通路。它既不同于裸片上的金属互连，也不等同于整块系统PCB。^{1, 2}

成立条件 本条讨论带有封装基板的BGA或倒装结构；不宣称每一种封装都必须存在独立基板。

机制

芯板与积层承担不同的垂直连接尺度

常见有芯积层结构在芯板内使用贯穿孔，在芯板两侧建立较薄介质和铜布线，再用微通孔连接相邻布线层。不能把芯板贯穿孔和积层微通孔当成尺寸、长度与工艺都相同的孔。^{1, 3}

成立条件 截面结构随厂商与产品变化；并非所有孔都贯穿整个基板。

积层制造与布线

机制

半加成布线由局部电镀和去除背景种子层完成

一种典型半加成流程先在基材上建立导电种子层，用光刻胶限定要增厚的铜线区域，电镀后去胶，再去除未受保护的背景种子层。只看见电镀步骤，不能解释相邻铜线最终如何电隔离。¹

成立条件 这是教材图示的一种流程；种子层、介质与图形工艺可随平台改变，不是统一制造配方。

公式

层叠记号统计布线层而不是介质片数

按a-b-c记号约定，a和c分别表示芯板上、下的积层金属层数，b表示芯板的金属层数，总数为三者之和。相同总层数仍可有不同的芯板厚度、上下分配及孔结构。^{1, 3}

N=a+b+c

$N$: 记号所统计的金属布线层总数无量纲
$a$: 芯板上方积层金属层数无量纲
$b$: 芯板内部金属层数无量纲
$c$: 芯板下方积层金属层数无量纲

成立条件 必须先确认所用厂商的记号定义；该计数不自动计入另加薄膜RDL、阻焊或焊点。

例题：动手算一次教学假设，可复算

按上述记号约定，4-2-4和3-4-3各有多少层金属布线？能否因此认为二者结构相同？

已知

按教材记号计数，不包含额外RDL或阻焊。

步骤

N₁ = 4+2+4 = 10；N₂ = 3+4+3 = 10分别将上方积层、芯板金属层与下方积层相加。

结果两种记号均为10层金属布线，但芯板与积层分配不同。

总层数只是结构描述的一项，不能替代孔型、厚度和实际布线设计。

适用边界 其他厂商的复合记号应先查其定义，不能直接套用。

边界

微通孔的孔与落盘共同占用布线面积

微通孔提供垂直导通，落盘与周围安全间距则占用所在层的面积；采用填孔或堆叠连接会改变可选连接方式。缩小铜线线宽并不能独自消除过孔对逃逸布线的限制。^{1, 3}

成立条件 具体孔径、落盘、堆叠和对准规则必须由相应制造平台确认；本条不提供通用最小值。

有芯与无芯的取舍

定义

无芯删除的是厚芯板而不是所有绝缘层

无芯基板仍由铜布线与绝缘积层构成，只是不再保留传统厚芯板。它仍需满足电隔离和层间连接要求，不能把“无芯”解释成没有介质或没有基板。^{3, 4}

成立条件 这里的core指传统刚性芯板；不同无芯平台的层数和材料并不完全相同。

机制

无芯制造把支撑任务交给临时载体与后续工装

薄无芯积层在制造中可先依附临时载体，完成积层后再分离；失去载体后，搬运与装配工装必须适应更低的刚度。取消最终芯板并不意味着制造过程也不需要支撑。⁴

成立条件 临时载体及分离工艺因平台而异；不能由示意流程推断所有材料或脱载条件。

关联

较短的垂直路径是电气收益的条件之一

取消或减薄厚芯板可以缩短部分层间通路，并为细间距连接提供更多布线选择；寄生电感与阻抗的改善仍取决于回流路径、参考面和具体几何，不能把“无芯”当作任意频率下都更好的保证。^{4, 5}

成立条件 比较必须使用相同的端口和边界；引用平台的电气结果不代表所有无芯产品。

机制

减薄后铜与阻焊不能继续当作可忽略附件

芯板变薄时，铜布线、阻焊和积层介质在总厚度与力学响应中的相对贡献上升。此时直接沿用厚芯板的等效材料参数，可能漏掉铜密度、聚合物和制造残余状态的影响。^{4, 6}

成立条件 应使用完成后复合基板的温度相关参数；不把某一试样的体积分数当作普适值。

设计与验证边界

机制

薄膜RDL与常规积层可以承担不同的布线密度

在常规积层基板表面增加较细薄膜RDL，可把最细的芯片侧扇出与较粗的主体布线分开。表面平坦化、种子层和光刻、电镀必须与这种混合结构一起考虑，不能只增加一行最小线宽就认为完成集成。¹

成立条件 教材案例是特定平台；其RDL尺寸、层数和历史成本判断不直接用作当前通用规格。

边界

相同层数并不保证相同扇出能力

可用扇出路径还受线宽/线距、孔与落盘、信号参考层以及电源地分配约束。评估基板应同时查看截面与设计规则，而不能用金属层总数替代实际布线可达性。^{2, 3}

成立条件 本条用于比较设计自由度，不根据目录上的最小数值推算实际可用I/O上限。

边界

基板验证结果必须连同结构和试验条件阅读

基板的通过结果应绑定实际材料栈、装配状态、温湿度、偏压与循环程序。某个积层样件通过测试，并不意味着同名结构的所有基板、焊点或封装都具有相同寿命。^{1, 2}

成立条件 仅解释试验外推边界，不把网页或教材历史资格项目视为现行统一标准。

出处

6 份资料 · 21 处引用

1
集成电路三维系统集成与封装工艺
- §4.1–4.2.1，图4.1、4.3，第 93–95 页 支持：基板的任务是连接不同尺度的端口
- §4.2.1，图4.1–4.4，第 93–95 页 支持：芯板与积层承担不同的垂直连接尺度
- 图4.2 Conventional semi-additive process，第 94 页 支持：半加成布线由局部电镀和去除背景种子层完成
- §4.2.1，图4.3–4.4，第 94–95 页 支持：层叠记号统计布线层而不是介质片数
- 图4.3–4.4、4.16–4.18，第 94–95、103–105 页 支持：微通孔的孔与落盘共同占用布线面积
- §4.4.1，图4.15–4.18，第 102–106 页 支持：薄膜RDL与常规积层可以承担不同的布线密度
- §4.4.2，表4.4，第 106–107 页 支持：基板验证结果必须连同结构和试验条件阅读
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2
FCBGA: Package Options and Reliability
Siliconware Precision Industries
- 官网 FCBGA，Flip Chip Package Options，网页无PDF/印刷页码，核对2026-10-24 支持：基板的任务是连接不同尺度的端口
- 官网 FCBGA，Benefits / Customized Design / Flip Chip Package Options，网页无PDF/印刷页码，核对2026-10-24 支持：相同层数并不保证相同扇出能力
- 官网 FCBGA，Reliability / Customized Design，网页无PDF/印刷页码，核对2026-10-24 支持：基板验证结果必须连同结构和试验条件阅读
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3
Semiconductor packages substrates: Rigid / Build-up / Core-less
DAISHO DENSHI
- 官网 Semiconductor packages substrates，Rigid Construction / Build-up Construction，Construction，网页无PDF/印刷页码，核对2026-10-24 支持：芯板与积层承担不同的垂直连接尺度
- 官网 Semiconductor packages substrates，Build-up Construction，Construction，网页无PDF/印刷页码，核对2026-10-24 支持：层叠记号统计布线层而不是介质片数
- 官网 Semiconductor packages substrates，Build-up Construction，Construction / Conductor Characteristics，网页无PDF/印刷页码，核对2026-10-24 支持：微通孔的孔与落盘共同占用布线面积
- 官网 Semiconductor packages substrates，Build-up Construction / Core-less Technology，网页无PDF/印刷页码，核对2026-10-24 支持：无芯删除的是厚芯板而不是所有绝缘层
- 官网 Semiconductor packages substrates，Build-up Construction，Characteristics / Construction / Conductor Characteristics，网页无PDF/印刷页码，核对2026-10-24 支持：相同层数并不保证相同扇出能力
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4
Warpage Issues and Assembly Challenges Using Coreless Package Substrate
Jinho Kim; Seokkyu Lee; Jaejun Lee; Seungwon Jung; Changsup Ryu · 2012
- §1–2.2，图2–3，无独立印刷页码 支持：无芯删除的是厚芯板而不是所有绝缘层
- §2.2、§3.4，图3、21–23，无独立印刷页码 支持：无芯制造把支撑任务交给临时载体与后续工装
- §1、§3.4，图1–2，无独立印刷页码 支持：较短的垂直路径是电气收益的条件之一
- §3.1–3.2，图7–8，无独立印刷页码 支持：减薄后铜与阻焊不能继续当作可忽略附件
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5
SHINKO Substrate Line-up
SHINKO ELECTRIC INDUSTRIES · 2025
- Substrate Line-up，Flip-Chip Package Coreless Substrate DLL3，单页无独立印刷页码 支持：较短的垂直路径是电气收益的条件之一
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6
Evaluation of Raw Substrate Variation from Different Suppliers and Processes and their Impact on Package Warpage
Wei Lin; Shengmin Wen; Akito Yoshida; JeongMin Shin · 2012
- Introduction，图2，第 1406–1407 页 支持：减薄后铜与阻焊不能继续当作可忽略附件
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本页结论均已对照来源核对，其中 3 条目前只有一个来源，尚未经过同行专家审阅。发现不准确的地方，请告诉我们。

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关键参数

常见误区

截面与连接层次

#基板的任务是连接不同尺度的端口

#芯板与积层承担不同的垂直连接尺度

积层制造与布线

#半加成布线由局部电镀和去除背景种子层完成

#层叠记号统计布线层而不是介质片数

已知

步骤

#微通孔的孔与落盘共同占用布线面积

有芯与无芯的取舍

#无芯删除的是厚芯板而不是所有绝缘层

#无芯制造把支撑任务交给临时载体与后续工装

#较短的垂直路径是电气收益的条件之一

#减薄后铜与阻焊不能继续当作可忽略附件

设计与验证边界

#薄膜RDL与常规积层可以承担不同的布线密度

#相同层数并不保证相同扇出能力

#基板验证结果必须连同结构和试验条件阅读

集成电路三维系统集成与封装工艺

FCBGA: Package Options and Reliability

Semiconductor packages substrates: Rigid / Build-up / Core-less

Warpage Issues and Assembly Challenges Using Coreless Package Substrate

SHINKO Substrate Line-up

Evaluation of Raw Substrate Variation from Different Suppliers and Processes and their Impact on Package Warpage