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半导体开放世界

模拟版图匹配与寄生验证

Analog Layout Matching and Parasitic Verification也称 模拟匹配版图

把器件比例、方向、邻域与互连寄生共同落实到模拟电路的匹配和性能验证。

专深出处 2 份资料
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速览

约 1 分钟

相同电路图并不保证制造后相同误差。匹配布局从同形单位、方向和邻域出发，再检查梯度、连接RC以及提取后性能。

系统理解

约 2 分钟

器件匹配既有随机分量，也受位置、方向和环境的系统影响。共中心针对特定空间梯度，虚拟单元针对边缘环境，二者不能替代完整布线与寄生检查。

布局工作在面积、连接、噪声、带宽与制造规则之间取舍。DRC和LVS通过后，仍需按实际寄生与布局相关模型复仿，并与电路误差预算共同迭代。

承接电流镜、差分对和电容电路，区别数字布局布线的时序优化；聚焦模拟器件环境与电气匹配。

关键参数

关键参数
参数单位含义
单位与位置权重µm确定比例和梯度抵消条件
连接寄生Ω；F影响交流对称、噪声及耦合

常见误区

  • 只要共同中心，所有失配就消失。
  • 通过LVS就证明模拟性能正确。
  • 虚拟单元只需画出来，不用定义连接。

工程深入

12 条结论 · 2 道例题

模拟匹配布局与验证

定义

模拟匹配要求器件和周围环境一起对应

匹配布局不仅安排相同宽长比，还要对照器件单元、方向、邻接结构和连接环境。几何外形好看或通过连通检查并不等于电气误差已足够小。12

成立条件 匹配目标由电路误差预算决定，按实际工艺设计规则实施

机制

比例器件优先由同形单位构成

设计不同器件比例时，用相同宽度、长度和方向的单位单元重复连接，有利于使局部制造误差作用更相似；单纯调整一个大图形的尺寸不能保证同样匹配。12

成立条件 单位选择仍受面积、边缘和连接寄生限制

边界

同方向包含电流方向而不只是栅线平行

匹配器件需要核查源漏实际对应和电流方向；工艺中的方向性及栅阴影可使旋转或镜像后的器件不再等效。12

成立条件 依据器件模型与工艺规则确认可否交换源漏，不能假设任意MOS完全对称

机制

虚拟单元用于接近边缘和内部环境

阵列外围加入虚拟单元，可以减小边缘器件与内部器件邻域差异；虚拟单元的端接也需定义，不能只画外形后全部悬空。12

成立条件 虚拟器件连接遵守实际工艺与电位要求，不把所有工艺统一规定为接地

公式

共中心抵消线性梯度依赖加权中心重合

对局部参数p(x)=p0+gx的线性模型，等权单位组的均值差为g乘两组位置均值差。两组中心相同可抵消这一阶项，但不证明随机失配或高阶空间变化消失。12

Δp=g(xˉA−xˉB)\Delta p=g(\bar{x}_A-\bar{x}_B)
Δp=g(x̄A−x̄B)
Δp\Delta p
两组参数均值之差无量纲
gg
所声明无量纲参数的线性空间梯度单位 µm⁻¹
xˉA,xˉB\bar{x}_A,\bar{x}_B
两个等权组的位置均值单位 µm

成立条件 同形等权单位、线性近似；二维需同时比较x与y中心；电流、电容或电阻组合的权重不同，需先建立正确加权模型

例题：动手算一次教学假设，可复算

教学线性参数p(x)=1+0.001x，x以µm计。在0、10、20、30µm四位置比较ABBA与ABAB的组均值。

已知

  • 参数无量纲，单位等权；不含随机误差和高阶梯度

步骤

  1. ABBA：x̄A=(0+30)/2=15µm；x̄B=(10+20)/2=15µm两组中心重合。
  2. ΔpABBA=0.001×(15−15)=0只说明该线性项抵消。
  3. ABAB：x̄A=10µm；x̄B=20µm；Δp=−0.010交错本身不保证共同中心。
结果 ABBA的线性均值差为0；该ABAB例为−0.010。

判断需计算中心，不能只看是否交错。

适用边界 不能推断真实匹配误差为零。

边界

共同中心不自动保证交流寄生对称

共中心安排可能增加交叉连接和布线长度。若两组连接电阻或电容不同，器件静态梯度虽减小，交流增益、相位和噪声仍可能不匹配。12

成立条件 比较完整连接与参考端，不仅单元坐标

机制

STI和阱边距离是器件环境的一部分

相同W/L器件如果处于不同隔离应力或阱边距离，工作特性仍可能不同。匹配检查应包含邻域几何及对应布局相关模型。12

成立条件 工艺相关效应采用适用PDK，不迁移书中历史数值

边界

增加叉指存在栅电阻和结周长的取舍

把宽MOS拆成多指可降低栅电阻，但源漏结周边和连接结构也会改变。不能只按栅电阻降低便断言速度或噪声整体更好。12

成立条件 采用真实指间共享与接触结构，比较有效总宽与偏置一致的设计

边界

高密度电容结构还要核底板寄生

电容单位面积增大不意味着所有节点都获益，底板到衬底的寄生及连接边缘电容也可能增加。应按实际接法区分目标电容和附加负载。1

成立条件 不同金属结构与工艺的数值不同，不照搬旧工艺密度

公式

高阻节点的小耦合也可形成明显跃变

若受扰节点在边沿期间近似浮置，耦合电容Cc和到交流地电容Cg形成分压，节点阶跃约为Cc/(Cg+Cc)乘干扰阶跃；不能只按耦合电容绝对值判断风险。1

ΔVv≈CcCg+CcΔVa\Delta V_v\approx\frac{C_c}{C_g+C_c}\Delta V_a
ΔVv≈CcΔVa/(Cg+Cc)
ΔVv\Delta V_v
受扰节点电压阶跃单位 V
ΔVa\Delta V_a
干扰节点电压阶跃单位 V
CcC_c
干扰与受扰节点间电容单位 F
CgC_g
受扰节点至交流地电容，不含Cc单位 F

成立条件 线性理想电容、边沿足够快且无主动钳位；慢边沿需含节点电阻；Cg定义不含Cc，避免重复计数

例题：动手算一次教学假设，可复算

教学模型Cc=0.0500fF、Cg=10.0fF、干扰阶跃1.00V，求快速浮置节点阶跃。

已知

  • 理想线性电容模型，无电阻泄放和主动钳位

步骤

  1. Cc/(Cg+Cc)=0.0500/10.05≈0.00497512先统一电容单位。
  2. ΔVv≈0.00497512×1.00V≈4.98mV由电荷守恒求瞬时分压。
结果 瞬时受扰约4.98mV。

耦合很小不等于相对节点电容很小。

适用边界 实际边沿与阻抗会改变幅度和恢复。

边界

屏蔽降低互耦时也会增加节点对地电容

在敏感线旁加入安静的屏蔽导体可改变电场路径，但会增加布线复杂度和对屏蔽的电容；屏蔽本身若不安静也可能成为注入路径。1

成立条件 屏蔽电位及回流实际有效，不把接地标签等同于零噪声

边界

连通和规则通过之后仍需提取复仿

DRC、LVS与电气规则检查分别约束制造几何、连接及特定电气问题；通过它们后，模拟性能仍需结合互连与器件环境提取、复仿和电路布局迭代。2

成立条件 按本项目PDK的检查覆盖执行；规则检查不是噪声或稳定性签核

出处

2 份资料 · 20 处引用
  1. 1

    模拟CMOS集成电路设计

    Behzad Razavi

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  2. 2

    Design of Complex Integrated Circuits: The Layout

    Harald Pretl · 2026

    查看这个来源 →

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