On the “intrinsic” breakdown of thick gate oxide

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1. 作者稿PDF第1–2页，SILC、TAT及缺陷密度监测段，无正式期刊印刷页映射

   栅介质隧穿漏电与势垒模型

2. 作者稿PDF第1–2页，Trap-assisted Tunneling model及图1，无正式期刊印刷页映射

   栅介质隧穿漏电与势垒模型

3. 作者稿PDF第1–3页，Introduction、Trap-assisted Tunneling model与Results，图2，无正式期刊印刷页映射

   栅介质击穿与 TDDB 寿命表征

4. 作者稿PDF第1–3页，Trap-assisted Tunneling model与Results，无正式期刊印刷页映射

   栅介质击穿与 TDDB 寿命表征

5. 作者稿PDF第2–3页，式(3)及图2，无正式期刊印刷页映射

   栅介质击穿与 TDDB 寿命表征

6. 作者稿PDF第2页，局域缺陷电流与并联小电容解释，无正式期刊印刷页映射

   栅介质隧穿漏电与势垒模型

7. 作者稿PDF第2页，式(3)及area scaling说明，NIST公开稿，无正式期刊印刷页映射

   栅介质击穿与 TDDB 寿命表征