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半导体开放世界

交叉阵列与选通器

Crossbar Memory and Selectors也称 1S1R、1T1R、交点存储阵列

解释交点存储中的选择、半选偏置、线阻压降与旁路电流，连接单元器件和可可靠访问的阵列。

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速览

约 1 分钟

一个能改变电阻的单元并不自动构成可用存储阵列；行列选择必须让目标单元得到足够信号，同时限制其他单元的电流和状态扰动。

系统理解

约 2 分钟

交叉阵列用相交导线连接两端单元，具有紧凑几何，但访问电流也能经过半选支路。1T1R用晶体管提供独立栅控制，1S1R依赖非线性选通器；偏置策略、线阻和数据图案共同决定读写容限。用于模拟计算时，还必须区分目标电流求和与非期望旁路。

在MOSFET与电阻式存储基础上，补上单元到阵列的访问与非理想性，再进入存算一体。

关键参数

关键参数
参数单位含义
半选电压与非线性—决定低偏压泄漏及写扰动
导线电阻与阵列规模—决定局部端电压偏离理想驱动的程度
读出容限与时间—决定最坏数据图案下高低阻态能否区分

常见误区

  • 4F²包含外围电路后仍是实际每比特面积。
  • V/3在所有器件上都比V/2省电。
  • 有选通器就能忽略互连线阻和数据图案。

工程深入

12 条结论 · 2 道例题

结构与选通

公式

交叉阵列的密度来自两组相交导线

两端存储单元位于行线与列线交点；若线宽和相邻间隔都取最小特征尺寸F，理想平面交点的节距为2F，面积为4F²。外围驱动、选通器和工艺约束仍需另计，4F²不是整个存储系统每比特面积的保证值。12

Acell=(2F)2=4F2A_{\mathrm{cell}}=(2F)^2=4F^2
Acell = (2F)² = 4F²
AcellA_{\mathrm{cell}}
理想单层交点单元面积单位 m²
FF
假定相同的最小线宽和间隔单位 m

成立条件 仅为理想二维交点几何，忽略外围和工艺禁布区；不把垂直堆叠等效面积混为单层面积。

定义

1T1R用栅极多换取一个独立选择自由度

1T1R在电阻式单元旁串联MOS选择管，用字线控制选中与隔离。独立栅控制简化单元访问，但增加布线与晶体管面积，不能继续按无晶体管交点的4F²几何直接估算面积。12

成立条件 讨论电阻式非易失存储阵列，不与1T1C的电容存储混同。

机制

选通管同时参与写入限流和读出串联电阻

1T1R选通管栅压可用于控制写入电流，帮助限制RRAM形成或SET过程；读取时选通管自身的压降又会影响单元端电压和有效电导。写入限流与低阻读出应分别检查，不能把选择管视为理想开关。12

成立条件 限流是否适用及目标电流取决于器件技术；读出需有足够的栅过驱动并满足可靠性限制。

定义

1S1R用非线性抑制低偏压旁路电流

1S1R把非线性选通器与存储电阻串联，使目标单元在足够偏压下导通，而较低偏压下的半选支路电流受到抑制。选通器需要同时满足漏电低与导通电流足够，不能只报告一个大开关比。12

成立条件 所有条件针对串联后的实际工作点；选通器阈值要与存储器读写电压相容。

偏置与扰动

机制

V/2写偏置把同排同列单元变成半选状态

一种V/2实现把目标行置Vw、目标列置0，其余行列置Vw/2。理想导线下目标单元承受Vw，同排或同列其他单元承受幅值Vw/2，其他交点为零；半选电压是否安全仍取决于器件干扰特性。12

成立条件 忽略线阻压降，电压按行电位减列电位；写脉宽和极性也必须满足不扰动条件。

机制

V/3减少未选电压幅值却增加带偏置的单元数

目标行置Vw、目标列置0、其他行置Vw/3、其他列置2Vw/3时，未选交点的电压幅值均为Vw/3。其中完全未选交点为负偏压；V/3不能只被描述为更省电，它使更多单元处于非零偏压。1

成立条件 理想导线、单个目标单元；需分别检查正负极性的漏电和扰动，并按实际器件I–V评估总功耗。

公式

选通非线性必须说明比较的两个偏压

对于V/2偏置，可用同一状态下全偏压电流与半偏压电流之比衡量非线性。该比值针对指定电压、温度和极性；不能把任意阈值前后电流比直接当成同一种阵列选通指标。1

N=∣I(Vw)∣∣I(Vw/2)∣N=\frac{|I(V_w)|}{|I(V_w/2)|}
N = |I(Vw)|/|I(Vw/2)|
NN
指定偏置下的非线性比无量纲
I(Vw)I(V_w)
全写偏压下的单元电流单位 A
I(Vw/2)I(V_w/2)
半写偏压下的单元电流单位 A
VwV_w
全写偏压单位 V

成立条件 电流取幅值；分母非零，比较对象是同一单元和一致测量条件。

例题：动手算一次教学假设，可复算

教学假设某串联单元在Vw=2.0V时电流为20μA，在1.0V时为20nA，求V/2定义的非线性比。

已知

  • 两个电流在同一状态、温度与极性下测得。
  • 电流值仅为教学假设，未给出阵列规模与漏电分布。

步骤

  1. 20μA=20000nA先统一分子分母的电流单位。
  2. N=20000/20=1000同单位电流相除为无量纲比值。
结果 该偏置下非线性比为1000。

半偏压电流是全偏压电流的千分之一。

适用边界 不能凭这个比值单独保证某规模阵列的读取容限、写入成功或能效。

阵列非理想性

公式

线阻压降会随沿线累加的电流改变局部电压

每段导线承载其下游单元电流之和，远端单元得到的电压因此小于理想驱动电压。在各单元电流都近似相同且各段电阻相等的简化模型中，远端压降按等差级数求和，不能只用单个单元电流乘整条线电阻。12

ΔV≈rIN(N+1)2\Delta V\approx rI\frac{N(N+1)}{2}
ΔV ≈ rI·N(N+1)/2
ΔV\Delta V
模型中从驱动端到最远单元的压降单位 V
rr
相邻单元之间每段导线电阻单位 Ω
II
每个单元的一阶电流估计单位 A
NN
沿线等电流单元及导线段数量无量纲

成立条件 I取忽略压降的一阶估计；若压降已显著改变单元电流，须联合求解电阻网络而不能继续假定所有电流相等。

例题：动手算一次教学假设，可复算

教学用100个等电流单元，段电阻1.0Ω，每单元电流1.0μA，输入读电压0.10V。求一阶远端压降。

已知

  • 段电阻与各单元电流取常量；这不是自洽阵列仿真。
  • 驱动端到每个单元各有一段导线。

步骤

  1. 1+2+…+100=100×101/2=5050按每段承担的下游单元数求和。
  2. ΔV≈1.0Ω×1.0μA×5050=5.05mVΩ×A=V，微安输入给出微伏，再换算毫伏。
  3. ΔV/0.10V≈0.0505=5.05%将压降和输入电压统一为伏比较。
结果 一阶估计压降5.05mV，占输入电压5.05%。

大量小段电阻的影响会随沿线电流累加，不能只看单段压降。

适用边界 真实电流会随局部电压下降而变化；该结果用于数量级预算，不是版图签核值。

机制

旁路电流既增加功耗也压缩可用电压窗口

半选或未选支路的泄漏不是只影响功耗的背景量；它增加互连和外围驱动所承担的电流，因而还能加重压降、改变目标单元端电压并影响读出区分。改善单元非线性需和导线、数据图案共同评估。12

成立条件 针对存在低阻旁路且非理想互连的读写访问；不假定所有阵列操作都有相同旁路拓扑。

边界

单元随机读写与全阵列乘加的电流路径不同

读取一个存储位时，其他单元的电流可能污染读出；在理想模拟乘加中，多行同时输入而列端接虚地，各选定单元的电流相加本来就是目标运算。分析旁路误差前必须先说明操作模式和端口边界。12

成立条件 理想乘加结论仅在列虚地及可忽略线阻压降等条件下成立；实际互连和外围偏差仍会引入误差。

选型与验证

边界

非线性选通与线性乘法之间需要工作点兼容

选通器的强非线性有利于降低低偏压支路泄漏，但模拟电压乘电导的模型要求计算工作区内可用稳定的等效电导描述。选择1S1R做计算时，应核查串联器件的实际I–V、压降和输入范围，不能直接沿用裸电阻的理想乘法式。12

成立条件 只要求工作区兼容，不宣称1S1R不能用于计算；具体编码方式可改变所需线性范围。

边界

阵列验证要覆盖位置、数据图案和操作条件

单个器件的漂亮I–V曲线不能替代阵列验证；目标位位置、其他单元高低阻分布、线阻、选通器特性和感测时间都会改变最坏情形。应在实际读写模式下比较可区分信号，而非只核对典型单元开关比。12

成立条件 最坏数据图案依读出模式而变，不把教材某个电压感测示例的最坏图案套用所有电路。

出处

2 份资料 · 22 处引用
  1. 1

    半导体存储器件与电路

    余诗孟

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  2. 2

    Device and Circuit Architectures for In-Memory Computing

    Daniele Ielmini; Giacomo Pedretti · 2020

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